特許
J-GLOBAL ID：201303066508818180

半導体パッケージ及びその実装方法

発明者：
徐 守謙

徐 守謙 について


出願人/特許権者：
力成科技股▲分▼有限公司

力成科技股▲分▼有限公司 について


代理人 (1件)： 服部 雅紀
公報種別：公開公報
出願番号（国際出願番号）：特願2011-124482
公開番号（公開出願番号）：特開2012-253190
出願日： 2011年06月02日
公開日（公表日）： 2012年12月20日
要約：
【課題】より優れる側面電磁遮蔽効果を有する半導体パッケージ及びその実装方法を提供する。【解決手段】半導体実装方法により、基板ユニット213を有するマザー基板を提供し、基板ユニット213の角隅に接地連結の位置合わせマーク215を設置する。基板ユニット213の上にチップ220を設置する。マザー基板の上表面211に封止体230を形成して基板ユニット213と分割ラインとを連続被覆する。マザー基板の下表面212に分割ラインに沿って少なくともマザー基板を貫通する複数の半切断溝240を形成する。位置合わせマーク215を被覆連結するようにマザー基板の下表面212と半切断溝群240とに第一電磁遮蔽層251をパターン化形成する。封止体230を個片化分割した後、封止体230の頂面231と分割側面232とに第一電磁遮蔽層251と連結する第二電磁遮蔽層252を形成する。【選択図】図3I
請求項（抜粋）：
上表面および下表面を有し、複数の基板ユニットおよび前記複数の基板ユニットの間にある複数の分割ラインを備えるマザー基板を提供するステップ、 前記複数の基板ユニットの上に複数のチップを設置するステップ、 前記マザー基板の上表面に、前記複数の基板ユニットおよび前記複数の分割ラインを連続被覆する封止体を形成するステップ、 前記マザー基板の下表面に、前記複数の分割ラインに沿って、少なくとも前記マザー基板を貫通する複数の半切断溝を形成するステップ、 前記マザー基板の下表面と前記半切断溝とに第一電磁遮蔽層をパターン化形成するステップ、 前記複数の分割ラインに沿って前記封止体を個片化分割し、前記複数の基板ユニットを複数の半導体パッケージに分離するステップ、 及び、 前記複数の半導体パッケージの封止体の頂面と複数の分割側面とに第二電磁遮蔽層を形成するステップ を含み、 前記マザー基板を提供するステップにおいて、前記マザー基板の下表面に位置する基板ユニットの角隅に接地連結の位置合わせマークを形成し、 前記第一電磁遮蔽層は、前記位置合わせマークを被覆連結し、 前記第二電磁遮蔽層は前記第一電磁遮蔽層と連結することを特徴とする半導体実装方法。
IPC (3件)：
H01L 21/56 ,  H01L 23/28 ,  H01L 23/00
FI (4件)：
H01L21/56 T ,  H01L23/28 F ,  H01L23/00 A ,  H01L23/00 C
Fターム (11件)：
4M109AA01 ,  4M109BA03 ,  4M109CA21 ,  4M109DB15 ,  4M109EE07 ,  5F061AA01 ,  5F061BA03 ,  5F061CA21 ,  5F061CB12 ,  5F061CB13 ,  5F061DD12
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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