特許
J-GLOBAL ID：201303072200431722

半導体装置の製造方法

発明者：
駒谷 務

駒谷 務 について


出願人/特許権者：
住友電工デバイス・イノベーション株式会社

住友電工デバイス・イノベーション株式会社 について


代理人 (1件)： 片山 修平
公報種別：公開公報
出願番号（国際出願番号）：特願2012-081797
公開番号（公開出願番号）：特開2013-211461
出願日： 2012年03月30日
公開日（公表日）： 2013年10月10日
要約：
【課題】容量の変動の抑制と、電流の変動の抑制とを両立することが可能な半導体装置の製造方法を提供すること。【解決手段】本発明は、キャップ層18上に、キャップ層18に接触し、窒素に対するシリコンの組成比が0.75より大きい窒化シリコン、酸素に対するシリコンの組成比が0.5より大きい酸化シリコン、及びアルミニウムのいずれかからなり、膜厚が1nm以上、5nm以下の第1膜34を設ける工程と、キャップ層18上に、ソース電極22、ゲート電極26及びドレイン電極24を設ける工程と、を有する半導体装置の製造方法である。【選択図】図4
請求項（抜粋）：
窒化物半導体層上に、前記窒化物半導体層に接触し、窒素に対するシリコンの組成比が0.75より大きい窒化シリコン、酸素に対するシリコンの組成比が0.5より大きい酸化シリコン、及びアルミニウムのいずれかからなり、膜厚が1nm以上、5nm以下の第1膜を設ける工程と、 前記窒化物半導体層上に、ソース電極、ゲート電極及びドレイン電極を設ける工程と、を有することを特徴とする半導体装置の製造方法。
IPC (5件)：
H01L 21/338 ,  H01L 29/778 ,  H01L 29/812 ,  H01L 21/318 ,  H01L 21/316
FI (3件)：
H01L29/80 H ,  H01L21/318 B ,  H01L21/316 X
Fターム (31件)：
5F058BC02 ,  5F058BC03 ,  5F058BC08 ,  5F058BD04 ,  5F058BD05 ,  5F058BD10 ,  5F058BF04 ,  5F058BF06 ,  5F058BF24 ,  5F058BF27 ,  5F058BF30 ,  5F058BF37 ,  5F058BJ02 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ02 ,  5F102GJ10 ,  5F102GK04 ,  5F102GL04 ,  5F102GM04 ,  5F102GM08 ,  5F102GQ01 ,  5F102GR12 ,  5F102GS01 ,  5F102GS04 ,  5F102GT01 ,  5F102GV06 ,  5F102GV07 ,  5F102GV08 ,  5F102HC01
引用特許：
審査官引用 (5件)
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