特許
J-GLOBAL ID:201303082484724690

論理回路

発明者:
出願人/特許権者:
代理人 (3件): 長谷川 芳樹 ,  黒木 義樹 ,  諏澤 勇司
公報種別:公開公報
出願番号(国際出願番号):特願2011-232085
公開番号(公開出願番号):特開2013-089916
出願日: 2011年10月21日
公開日(公表日): 2013年05月13日
要約:
【課題】安定した高速動作を実現しつつ、製造工程も簡素化することが可能な論理回路を提供すること。【解決手段】この論理回路1は、バイアス電源とグラウンドとの間で直列に接続され、それぞれのゲート端子に入力電圧が印加される第1及び第2のFET2A,2Bを備える論理回路であって、第1及び第2のFET2A,2BのうちのFET2Aは、ゲート端子が接続されるゲート電極膜17と、半導体材料からなるチャネル層12と、ゲート電極膜17とチャネル層12との間に配置され、電荷を蓄積及び放出する電荷蓄積構造を含む電荷蓄積層16と、を有する。【選択図】図1
請求項(抜粋):
バイアス電源とグラウンドとの間で直列に接続され、それぞれのゲート端子に入力電圧が印加される第1及び第2の電界効果トランジスタを備える論理回路であって、 前記第1及び第2の電界効果トランジスタのうちの少なくとも1つは、 前記ゲート端子が接続されるゲート電極膜と、 半導体材料からなるチャネル層と、 前記ゲート電極膜と前記チャネル層との間に配置され、電荷を蓄積及び放出する電荷蓄積構造を含む電荷蓄積層と、 を有する ことを特徴とする論理回路。
IPC (12件):
H01L 27/095 ,  H01L 21/336 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 21/338 ,  H01L 29/778 ,  H01L 29/812 ,  H01L 21/823 ,  H01L 27/092 ,  H01L 29/78 ,  H01L 27/06 ,  H03K 19/095
FI (7件):
H01L29/80 E ,  H01L29/78 371 ,  H01L29/80 H ,  H01L27/08 321C ,  H01L29/78 301J ,  H01L27/06 F ,  H03K19/094 Z
Fターム (60件):
5F048AB03 ,  5F048BA09 ,  5F048BA15 ,  5F048BD05 ,  5F048BD09 ,  5F101BA19 ,  5F101BA23 ,  5F101BA26 ,  5F101BA29 ,  5F101BA35 ,  5F101BA36 ,  5F101BA45 ,  5F101BA47 ,  5F101BA53 ,  5F101BA54 ,  5F101BB02 ,  5F101BB05 ,  5F101BD02 ,  5F101BD24 ,  5F101BD40 ,  5F101BE02 ,  5F101BE05 ,  5F101BE07 ,  5F101BF01 ,  5F101BG01 ,  5F101BH02 ,  5F101BH11 ,  5F102FA00 ,  5F102GA01 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GD10 ,  5F102GJ05 ,  5F102GK06 ,  5F102GL05 ,  5F102GM06 ,  5F102GM07 ,  5F102GM08 ,  5F102GQ01 ,  5F102GR00 ,  5F140AB08 ,  5F140AC33 ,  5F140BA07 ,  5F140BA09 ,  5F140BA16 ,  5F140BB06 ,  5F140BB18 ,  5F140CD01 ,  5J056AA03 ,  5J056BB02 ,  5J056BB59 ,  5J056DD14 ,  5J056DD26 ,  5J056DD27 ,  5J056DD28 ,  5J056FF08 ,  5J056KK01 ,  5J056KK02 ,  5J056KK03
引用特許:
審査官引用 (6件)
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引用文献:
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