特許
J-GLOBAL ID：200903016174474175

半導体記憶装置,その製造方法及びその駆動方法

発明者：
森井 知行

森井 知行 について


出願人/特許権者：
松下電器産業株式会社

松下電器産業株式会社 について


代理人 (1件)： 前田 弘 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願2001-172335
公開番号（公開出願番号）：特開2002-026160
出願日： 1997年04月07日
公開日（公表日）： 2002年01月25日
要約：
【要約】【課題】 チャネル領域,浮遊ゲートにポリシリコン層を有するFET,メモりの機能を向上させるための構造あるいは製造方法を提供する。【解決手段】 基板上に、ドレイン領域からソース領域に向かって、平均的なサイズが最も小さい結晶粒を含む第1ポリシリコン層61と、平均的に大きな結晶粒を含む第2ポリシリコン層62と、さらに平均的に大きな結晶粒を含む第3ポリシリコン層63とを順に形成する。各ポリシリコン層61-63の上にシリコン酸化膜,ポリシリコン膜,ON膜,ポリシリコン膜を順次形成した後、パターニングして、制御ゲート電極4,容量絶縁膜17,浮遊ゲート電極50,トンネル酸化膜を、各ポリシリコン層61-63に跨って形成する。イオン注入により、ドレイン領域3と、ソース領域2とを形成し、これにより、3つのポリシリコン層61-63で構成されるチャネル領域60が形成される。
請求項（抜粋）：
半導体領域を有する基板と、上記半導体領域の一部に形成されたチャネル領域と、上記チャネル領域の上に形成され電荷のトンネリングによる通過が可能なトンネル絶縁膜と、上記トンネル絶縁膜の上に形成され空孔欠陥が導入されたポリシリコン層を有する浮遊ゲート電極と、上記浮遊ゲート電極の少なくとも一部に接して形成された容量絶縁膜と、上記容量絶縁膜を挟んで上記浮遊ゲート電極と容量結合することが可能に形成された制御ゲート電極と、上記半導体領域内に形成され、上記チャネル領域を挟む一対のソース・ドレイン領域とを備えている半導体記憶装置。
IPC (4件)：
H01L 21/8247 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792
FI (2件)：
H01L 29/78 371 ,  H01L 27/10 434
Fターム (15件)：
5F083EP03 ,  5F083EP23 ,  5F083EP54 ,  5F083GA21 ,  5F083JA36 ,  5F083JA39 ,  5F083JA53 ,  5F083NA08 ,  5F083PR33 ,  5F083PR36 ,  5F083ZA21 ,  5F101BA19 ,  5F101BA29 ,  5F101BB05 ,  5F101BH10
引用特許：
出願人引用 (13件)
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審査官引用 (5件)
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