特許
J-GLOBAL ID：201303099287161608
薄型基板による電子素子のパッケージ方法
発明者：
,
出願人/特許権者：
代理人 (3件)：
SK特許業務法人
, 奥野 彰彦
, 伊藤 寛之
公報種別：公開公報
出願番号（国際出願番号）：特願2012-283103
公開番号（公開出願番号）：特開2013-140972
出願日： 2012年12月26日
公開日（公表日）： 2013年07月18日
要約：
【課題】薄型基板による電子素子のパッケージ方法を提供する。【解決手段】薄型基板による電子素子のパッケージ方法は、キャリアを提供する工程と、薄型基板は少なくとも1つのチップと接続するための少なくとも1つのパッケージユニットを含み、薄い多層基板を製造するために、少なくとも1つの金属層及び少なくとも1つの誘電層をキャリアに形成する工程と、少なくとも1つのパッド層を薄型基板の表面に形成する工程と、薄型基板をキャリアから分離する工程と、薄型基板を検査して、欠陥があるパッケージユニットを取り除き、チップと接続するためのパッケージユニットを選択する工程と、各選択されたパッケージユニットをフリップチップボンディングによりチップと接続する工程とを含む。従って、ウェハーレベルパッケージ工程の全体の歩留り率を向上させて無意味な製造材料費を有効に削減することもできる。【選択図】図6
請求項（抜粋）：
薄型基板による電子素子のパッケージ方法であって、
キャリアを提供する工程と、
前記薄型基板は少なくとも1つのチップと接続するための少なくとも1つのパッケージユニットを含み、前記薄い多層基板を製造するために、少なくとも1つの金属層及び少なくとも1つの誘電層を前記キャリアに形成する工程と、
少なくとも1つのパッド層を前記薄型基板の表面に形成する工程と、
前記薄型基板を前記キャリアから分離する工程と、
前記薄型基板を検査して、欠陥があるパッケージユニットを取り除き、前記チップと接続するための前記パッケージユニットを選択する工程と、
前記チップと接続する前記パッケージユニットを選択するために、モールディングパネルのサイズに応じて前記薄型基板を切り離す工程と、
各選択された前記パッケージユニットをフリップチップボンディングにより前記チップと接続する工程と、
フリップチップで前記モールディングパネルに接合される前記チップに対してモールディングを行って、前記電子素子を構築する工程とを含むことを特徴とするパッケージ方法。
IPC (1件)：
FI (1件)：
引用特許：
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