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J-GLOBAL ID：201402280885997648   整理番号：14A0575659

磁壁運動デバイスを用いる67%面積が小さい64ビット並列再構成可能6入力不揮発性論理素子の設計と評価

Design and evaluation of a 67% area-less 64-bit parallel reconfigurable 6-input nonvolatile logic element using domain-wall motion devices

著者 (4件)： SUZUKI Daisuke (Tohoku Univ., Sendai, JPN) ,  NATSUI Masanori (Tohoku Univ., Sendai, JPN) ,  MOCHIZUKI Akira (Tohoku Univ., Sendai, JPN) ,  HANYU Takahiro (Tohoku Univ., Sendai, JPN)
資料名： Japanese Journal of Applied Physics  (Japanese Journal of Applied Physics)
巻： 53  号： 4S  ページ： 04EM03.1-04EM03.5  発行年： 2014年04月 
JST資料番号： G0520B  ISSN： 0021-4922  CODEN： JJAPB6  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： イギリス (GBR)  言語： 英語 (EN)

抄録/ポイント： 磁壁運動(DWM)デバイスを用いる6入力不揮発性論理素子(NV-LE)を,低電力で再構成可能な論理素子LSI応用のために提案する。DWMデバイスの書込み電流経路は読み出し電流径路から離れていて,書込み電流径路は極めて小さいので,多重DWMデバイスは並列で再プログラムが可能で,そのために数ナノ秒以内の実時間論理ファンクション再構成が可能になる。更に,組み合わせ論理および順序論理ファンクションの間に回路部品を入れ込むことによってトランジスタの總数を最小にすることが出来る。その結果,90nmのCMOS/MTJ技術を使った時の集積回路強調によるシミュレーションプログラム(SPICE)によるシミュレーションで,2ns 64ビット並列回路再配置を,提案した在来のCMOSベースのものより67%面積の小さい6入力NV-LEによって実現した。(翻訳著者抄録)

シソーラス用語： *論理素子 ,  *運動 ,  可能性 ,  経路 ,  時系列 ,  組合せ論 ,  論理関数 ,  SPICEプログラム ,  データ読取 ,  データ書込 ,  電流 ,  不揮発性メモリ
準シソーラス用語： 再構成可能性 ,  *磁壁運動 ,  組み合わせ論理 ,  電流経路 ,  部品数

分類 (1件)： 論理回路  (NC05070B)

引用文献 (32件)：

• I. Kuon and J. Rose, IEEE Trans. VLSI Syst. 19, 71 (2011).
• L. Bauer, C. Braun, M. E. Imhof, M. A. Kochte, E. Schneider, H. Zhang, J. Henkel, and H.-J. Wunderlich, IEEE Trans. Comput. 62, 1494 (2013).
• E. Pop, Nano Res. 3, 147 (2010).
• Y. Y. Liauw, Z. Zhang, W. Kim, A. E. Gamal, and S. S. Wong, IEEE Int. Conf. Solid-State Circuits Dig. Tech. Pap., 2012, p. 406.
• M. Iida, M. Koga, K. Inoue, M. Amagasaki, Y. Ichida, M. Saji, J. Iida, and T. Sueyoshi, IEICE Trans. Electron. E94-C, 548 (2011).

タイトルに関連する用語 (7件)： 磁壁運動 ,  面積 ,  再構成可能 ,  不揮発性 ,  論理素子 ,  設計 ,  評価