特許
J-GLOBAL ID：201403010667021066

半導体装置及びその製造方法

発明者：
東 和幸

東 和幸 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (7件)： 藤原 康高 ,  野木 新治 ,  高橋 拓也 ,  黒田 久美子 ,  熊谷 靖 ,  大西 邦幸 ,  石川 隆史
公報種別：公開公報
出願番号（国際出願番号）：特願2012-256918
公開番号（公開出願番号）：特開2014-107308
出願日： 2012年11月22日
公開日（公表日）： 2014年06月09日
要約：
【課題】半導体装置の積層時における不良を低減することで製造歩留まりの低下を防止するとともに、その電極間の接続性を向上させた半導体装置を提供することである。【解決手段】 実施形態の半導体装置は、デバイスが形成された第1の面と、第1の面とは反対側の第2の面を有する半導体基板を有する。半導体基板を貫通するよう設けられ、第1の面では第1の電極に接続され、第2の面では第2の電極に接続された第1の貫通電極を有する。半導体基板を貫通するよう設けられ、第1の面では第3の電極に接続され、第2の面では第4の電極に接続された第2の貫通電極を有する。第2の電極は、第4の電極よりも小さい。【選択図】図1
請求項（抜粋）：
デバイスが形成された第1の面と、第1の面とは反対側の第2の面を有する半導体基板 と、 前記半導体基板を貫通するように設けられ、前記第1の面では第1の電極に接続され、前 記第2の面では第2の電極に接続された第1の貫通電極と、 前記半導体基板を貫通するように設けられ、前記第1の面では第3の電極に接続され、前 記第2の面では第4の電極に接続された第2に貫通電極とを有し、 前記第1の貫通電極、前記第1の電極および前記第2の電極は、テストパッド領域に形 成され、 前記第2の電極及び前記第4の電極は多角形又は円形の台座と前記台座上に形成された 半田によって形成され、 前記第2の電極は、第4の電極よりも小さい半導体装置。
IPC (7件)：
H01L 21/60 ,  H01L 21/320 ,  H01L 21/768 ,  H01L 23/522 ,  H01L 25/065 ,  H01L 25/07 ,  H01L 25/18
FI (4件)：
H01L21/92 604A ,  H01L21/88 J ,  H01L21/92 602D ,  H01L25/08 Z
Fターム (17件)：
5F033HH07 ,  5F033HH11 ,  5F033HH13 ,  5F033JJ07 ,  5F033JJ11 ,  5F033JJ13 ,  5F033JJ14 ,  5F033MM30 ,  5F033PP27 ,  5F033QQ07 ,  5F033QQ13 ,  5F033QQ19 ,  5F033QQ47 ,  5F033QQ48 ,  5F033VV07 ,  5F033XX00 ,  5F033XX31
引用特許：
審査官引用 (5件)
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