特許
J-GLOBAL ID：201103072197674770
半導体装置および貫通電極のテスト方法
発明者：
出願人/特許権者：
代理人 (1件)：
佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願2010-035350
公開番号（公開出願番号）：特開2011-171607
出願日： 2010年02月19日
公開日（公表日）： 2011年09月01日
要約：
【課題】貫通電極のショート不良およびオープン不良をチップまたはウェハ状態で検出可能な構造とする。【解決手段】集積回路2がシリコン基板1の第1主面(いわゆる表面)側に形成されている。貫通電極3はシリコン基板1を厚さ方向に貫通して一端が集積回路2と電気的に接続されている。マイクロバンプ電極10はシリコン基板1の第2主面側に形成され、貫通電極3の他端と電気的に接続されている。テストパッド電極11はシリコン基板1の第2主面側に形成され、マイクロバンプ電極10と電気的に接続されている。【選択図】図1
請求項（抜粋）：
半導体基板と、
前記半導体基板の第1主面側に形成された集積回路と、
前記半導体基板を厚さ方向に貫通して一端が前記集積回路と電気的に接続された貫通電極と、
前記半導体基板の第2主面側に形成され、前記貫通電極の他端と電気的に接続されたバンプ電極と、
前記半導体基板の前記第2主面側に形成され、バンプ電極と電気的に接続されたテストパッド電極と、
を有する半導体装置。
IPC (5件)：
H01L 23/52
, H01L 21/320
, H01L 25/065
, H01L 25/07
, H01L 25/18
H01L21/88 J
, H01L21/88 T
, H01L25/08 Z
5F033MM30
, 5F033TT07
, 5F033VV07
, 5F033VV12
, 5F033XX34
