半導体記憶装置

発明者： ,
出願人/特許権者：
代理人 (2件)：土井健二 , 林恒徳
公報種別：公開公報
出願番号（国際出願番号）：特願2013-002927
公開番号（公開出願番号）：特開2014-135399
出願日： 2013年01月10日
公開日（公表日）： 2014年07月24日
要約：

【課題】P型バックゲート電圧のコンタクト領域とN型バックゲート電圧のコンタクト領域を効率よく配置して小面積化した半導体装置。【解決手段】半導体記憶装置は,第1導電型トランジスタと第2導電型トランジスタを有する複数のメモリセルを配置したメモリセルアレイと,メモリセルと同じ行方向間隔で配置される複数の列側周辺回路と,前記第2導電型トランジスタが形成される第1導電型ウエル領域と,第1導電型ウエル領域内に,行方向に分割して配置され,前記第1導電型トランジスタが形成される第2導電型ウエル領域と,行方向に延びて配置される第2導電型ウエルコンタクト領域と,列方向に延びて配置される第1導電型ウエルコンタクト領域と,複数の列側周辺回路間の列側周辺コンタクト領域と,第1導電型ウエルコンタクト領域内の第1導電型バックゲート電圧配線と,第2導電型ウエルコンタクト領域内の第2導電型バックゲート電圧配線を有する。【選択図】図7

請求項（抜粋）：

第1導電型トランジスタと第2導電型トランジスタとをそれぞれ有する複数のメモリセルを配置したメモリセルアレイと, 前記メモリセルと同じ行方向間隔で配置され,列方向に配置される列方向メモリセル群に対応して配置される複数の列側周辺回路と, 前記メモリセルアレイ内に形成され,前記複数のメモリセルの前記第2導電型トランジスタが形成される第1導電型ウエル領域と, 前記第1導電型ウエル領域内に形成され,行方向に分割して配置され,前記複数のメモリセルの前記第1導電型トランジスタが形成される第2導電型ウエル領域と, 前記複数のメモリセルの間に行方向に延びて配置され,前記複数の第2導電型ウエル領域に設けられる第2導電型ウエルコンタクト領域と, 前記複数のメモリセルの間に列方向に延びて配置され,前記第1導電型ウエル領域に設けられる第1導電型ウエルコンタクト領域と, 前記複数の列側周辺回路の間に配置され,前記第1導電型ウエルコンタクト領域に対応する位置に配置され,前記第1導電型ウエル領域および前記第2導電型ウエル領域に設けられる列側周辺コンタクト領域と, 前記第1導電型ウエルコンタクト領域内の前記第1導電型ウエル領域と接続される第1導電型バックゲート電圧配線と, 前記第2導電型ウエルコンタクト領域内の前記第2導電型ウエル領域と接続される第2導電型バックゲート電圧配線とを有する半導体記憶装置。

IPC (6件)：

H01L 27/11 , H01L 21/824 , H01L 27/10 , H01L 21/822 , H01L 27/04 , G11C 11/412

FI (5件)：

H01L27/10 381 , H01L27/10 481 , H01L27/04 A , H01L27/04 D , G11C11/40 301

Fターム (27件)：

5B015JJ31 , 5B015PP02 , 5F038BG09 , 5F038CA02 , 5F038CA03 , 5F038CA18 , 5F038CD02 , 5F038CD03 , 5F038CD04 , 5F038DF05 , 5F038EZ20 , 5F083BS27 , 5F083GA01 , 5F083GA06 , 5F083GA09 , 5F083LA01 , 5F083LA02 , 5F083LA03 , 5F083LA08 , 5F083LA10 , 5F083LA11 , 5F083LA17 , 5F083LA18 , 5F083LA21 , 5F083NA03 , 5F083ZA01 , 5F083ZA28

引用特許：

審査官引用 (6件)

半導体記憶装置
公報種別：公開公報出願番号：特願2011-228957 出願人：ルネサスエレクトロニクス株式会社
コンパイラブルメモリマクロ、半導体記憶回路、及びそれらを用いた半導体集積回路、並びに半導体記憶回路の構成方法
公報種別：公開公報出願番号：特願2008-193600 出願人：シリコンライブラリ株式会社
半導体集積回路装置
公報種別：公開公報出願番号：特願2003-270807 出願人：株式会社日立製作所

全件表示

前のページに戻る