特許
J-GLOBAL ID：200903098868492665

コンパイラブルメモリマクロ、半導体記憶回路、及びそれらを用いた半導体集積回路、並びに半導体記憶回路の構成方法

発明者：
池上 潤一

池上 潤一 について


出願人/特許権者：
シリコンライブラリ株式会社

シリコンライブラリ株式会社 について


代理人 (1件)： ▲高▼山 嘉成
公報種別：公開公報
出願番号（国際出願番号）：特願2008-193600
公開番号（公開出願番号）：特開2009-081418
出願日： 2008年07月28日
公開日（公表日）： 2009年04月16日
要約：
【課題】回路規模を増大させることなく付加的な機能を追加するコンパイラブルメモリマクロを提供すること。【解決手段】コンパイラブルメモリマクロ1は、最低限必要な複数の基本的機能を提供する一般ブロックA〜Eと、一般ブロックA〜Eの少なくとも一つに対して、基本的機能とは異なる機能を提供する特殊ブロックであるVSSレベル昇圧回路14とを備える。一般ブロックA〜Eは、予め決められた配置規則に従って配置されている。VSSレベル昇圧回路14は、配置規則に従って一般ブロックA〜Eが配置された際に生じるデッドスペースDSに、配置されている。【選択図】図2
請求項（抜粋）：
複数の機能ブロックを組み合わせることによって、所望の記憶容量を提供するコンパイラブルメモリマクロであって、 半導体記憶回路を構成するために最低限必要な複数の基本的機能を提供する複数の一般ブロックと、 前記複数の一般ブロックの少なくとも一つに対して、前記基本的機能とは異なる機能を提供する特殊ブロックとを備え、 前記複数の一般ブロックは、予め決められた配置規則に従って配置されており、 前記特殊ブロックは、前記配置規則に従って前記複数の一般ブロックが配置された際に生じる1以上のデッドスペースに、配置された回路によって実現されることを特徴とする、コンパイラブルメモリマクロ。
IPC (8件)：
H01L 21/82 ,  G11C 11/41 ,  G11C 11/413 ,  H01L 21/822 ,  H01L 27/04 ,  H01L 21/824 ,  H01L 27/11 ,  H01L 27/10
FI (9件)：
H01L21/82 B ,  H01L21/82 L ,  G11C11/34 345 ,  G11C11/34 335A ,  H01L27/04 A ,  H01L27/04 D ,  H01L27/04 G ,  H01L27/10 381 ,  H01L27/10 481
Fターム (39件)：
5B015HH01 ,  5B015HH03 ,  5B015JJ12 ,  5B015KB63 ,  5B015KB66 ,  5B015MM09 ,  5B015PP02 ,  5F038BB05 ,  5F038BB08 ,  5F038BG03 ,  5F038BG05 ,  5F038BG06 ,  5F038CA03 ,  5F038CD02 ,  5F038DF05 ,  5F038EZ09 ,  5F038EZ20 ,  5F064AA06 ,  5F064BB06 ,  5F064BB07 ,  5F064BB12 ,  5F064BB16 ,  5F064BB19 ,  5F064BB23 ,  5F064CC12 ,  5F064CC23 ,  5F064DD02 ,  5F064DD09 ,  5F064DD20 ,  5F064DD35 ,  5F064EE12 ,  5F064EE23 ,  5F064EE52 ,  5F064HH06 ,  5F083BS27 ,  5F083LA05 ,  5F083LA09 ,  5F083LA10 ,  5F083ZA15
引用特許：
出願人引用 (5件)
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審査官引用 (16件)
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