特許
J-GLOBAL ID：201403032398720363

MIS構造トランジスタ、及びMIS構造トランジスタを作製する方法

発明者：
渡邊 整

渡邊 整 について

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辻 幸洋

辻 幸洋 について

, 
寺本 章伸

寺本 章伸 について


出願人/特許権者：
住友電気工業株式会社

住友電気工業株式会社 について

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国立大学法人東北大学

国立大学法人東北大学 について


代理人 (3件)： 長谷川 芳樹 ,  黒木 義樹 ,  近藤 伊知良
公報種別：公開公報
出願番号（国際出願番号）：特願2013-007493
公開番号（公開出願番号）：特開2014-138166
出願日： 2013年01月18日
公開日（公表日）： 2014年07月28日
要約：
【課題】リーク電流を低減可能な構造を有するMIS構造トランジスタを作製する方法を提供する。【解決手段】MIS構造トランジスタの作製方法では、第2シリコン窒化物29における第2の膜応力の絶対値は第1シリコン窒化物27における第1の膜応力の絶対値より大きい。ゲート電極37が、大きな膜応力の緻密な第2シリコン窒化物膜29に接触するように形成されるので、ゲート電極37から絶縁膜へのキャリアの漏れ出しをしっかりと抑えて低減させることができる。第2シリコン窒化物29の膜自体は大きな膜応力を内包するけれども、第1シリコン窒化物27及び第2シリコン窒化物29の組み合わせから、ゲート絶縁膜25全体としても膜応力の増加を避けることができる。【選択図】図3
請求項（抜粋）：
MIS構造トランジスタを作製する方法であって、 窒化ガリウム系半導体層を含みMIS構造トランジスタのためのエピタキシャル基板を準備する工程と、 前記窒化ガリウム系半導体層上にプラズマCVD法によりゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上にゲート電極を形成する工程と、 を備え、 前記ゲート絶縁膜を形成する前記工程は、 第1の膜応力を提供できる成膜条件で成長を開始して、前記窒化ガリウム系半導体層に接するように覆って第1シリコン窒化物を形成する工程と、 前記第1シリコン窒化物を成長した後に、第2の膜応力を提供できる成膜条件で成長を行って、第2シリコン窒化物を形成する工程と、 を含み、 前記第2の膜応力は1ギガパスカル以上の圧縮応力および第1の膜応力は500メガパスカル以下の圧縮応力又は引っ張り応力を有し、 前記ゲート電極は前記第2シリコン窒化物に接触を成す、MIS構造トランジスタを作製する方法。
IPC (3件)：
H01L 29/78 ,  H01L 21/336 ,  H01L 21/318
FI (2件)：
H01L29/78 301G ,  H01L21/318 B
Fターム (32件)：
5F058BA06 ,  5F058BA11 ,  5F058BC08 ,  5F058BF07 ,  5F058BF23 ,  5F058BF30 ,  5F058BF39 ,  5F058BJ04 ,  5F140AA24 ,  5F140BA06 ,  5F140BA09 ,  5F140BA16 ,  5F140BA20 ,  5F140BC12 ,  5F140BD01 ,  5F140BD07 ,  5F140BD15 ,  5F140BD17 ,  5F140BE03 ,  5F140BE08 ,  5F140BE10 ,  5F140BF01 ,  5F140BF05 ,  5F140BG27 ,  5F140BG36 ,  5F140BJ01 ,  5F140BJ06 ,  5F140BJ28 ,  5F140BK25 ,  5F140BK33 ,  5F140CD06 ,  5F140CE02
引用特許：
出願人引用 (5件)
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審査官引用 (5件)
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