特許
J-GLOBAL ID：201403053447706573

交差結合効果を低減するためのシステムおよび方法

発明者：
ベイカー・エス・モハンマド

ベイカー・エス・モハンマド について

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ポール・ディー・バセット

ポール・ディー・バセット について

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マーティン・サン-ローラン

マーティン・サン-ローラン について


出願人/特許権者：
クアルコム,インコーポレイテッド

クアルコム,インコーポレイテッド について


代理人 (2件)： 村山 靖彦 ,  黒田 晋平
公報種別：公表公報
出願番号（国際出願番号）：特願2014-532079
公開番号（公開出願番号）：特表2014-531673
出願日： 2012年09月24日
公開日（公表日）： 2014年11月27日
要約：
デバイスは、複数のバスラインに結合された複数のドライバ回路を含む。複数のドライバ回路の第1のドライバ回路は、複数のバスラインのうちの第1のバスラインに結合される。第1のドライバ回路は、ハイからローへの、入力信号の第1のデジタル値遷移に応答して、第1の遅延の後で遷移し、ローからハイへの、入力信号の第2のデジタル値遷移に応答して、第2の遅延の後で遷移する出力信号を生じるように構成されたスキュードインバータ、レベルシフタ、ラッチ、およびセンス増幅器のうちの1つを含む。第1の遅延は、第1のバスラインを介した、および第1のバスラインに物理的に極近接した第2のバスラインを介した信号の送信に関連した電力を低減するのに十分な量だけ、第2の遅延とは異なる。
請求項（抜粋）：
複数のバスラインに結合された複数のドライバ回路であって、前記複数のドライバ回路のうちの第1のドライバ回路が、前記複数のバスラインのうちの第1のバスラインに結合され、前記第1のドライバ回路が、ハイからローへの入力信号の第1のデジタル値遷移に応答して第1の遅延の後で遷移し、ローからハイへの前記入力信号の第2のデジタル値遷移に応答して第2の遅延の後で遷移する出力信号を生じるように構成された遅延要素を含み、前記第1の遅延が、前記第1のバスラインを介した、および前記第1のバスラインに物理的に極近接する第2のバスラインを介した信号の送信に関連した電力を低減するのに十分な量だけ、前記第2の遅延とは異なる、複数のドライバ回路を備えるデバイスであって、 前記遅延要素が、スキュードインバータ、レベルシフタ、ラッチ、またはセンス増幅器を含むデバイス。
IPC (2件)：
G06F 3/00 ,  H03K 19/018
FI (2件)：
G06F3/00 R ,  H03K19/00 101E
Fターム (4件)：
5J056AA11 ,  5J056BB17 ,  5J056DD12 ,  5J056FF08
引用特許：
出願人引用 (5件)
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審査官引用 (5件)
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