特許
J-GLOBAL ID：201403069939407249

情報処理装置及び冗長化システム、並びに、これらにおけるエラー検出方法

発明者：
赤川 俊

赤川 俊 について

, 
神谷 泰行

神谷 泰行 について


出願人/特許権者：
富士電機株式会社

富士電機株式会社 について


代理人 (1件)： 森田 雄一
公報種別：公開公報
出願番号（国際出願番号）：特願2012-148411
公開番号（公開出願番号）：特開2014-010748
出願日： 2012年07月02日
公開日（公表日）： 2014年01月20日
要約：
【課題】通信路の断線検出時の感度を抑制できるようにする。【解決手段】演算処理手段及び通信手段を少なくとも備えたゲートウェイ装置等の情報処理装置において、演算処理手段34の負荷率を検出する負荷検出手段35と、通信手段により受信した通信先からの応答信号の未受信の時間が所定時間継続することにより通信路の断線を検出する断線検出部31a,32aと、負荷検出手段35により検出した前記負荷率が高負荷判定用設定値を超えた時に断線検出部31a,32aを制御して断線検出感度を抑制させる断線検出感度抑制部31b,32bと、を備える。これにより、CPU等の演算処理手段が高負荷状態にある場合には、エラー検出感度を抑制しながら種々の制御機能とエラー検出機能とを両立させ、エラーの誤検出を防止する。【選択図】図1
請求項（抜粋）：
演算処理手段及び通信手段を少なくとも備えた情報処理装置において、 前記演算処理手段の負荷率を検出する負荷検出手段と、 前記通信手段を介して通信する通信先からの応答信号の未受信の時間が所定時間継続することにより前記通信先または通信路のエラーを検出するエラー検出部と、 前記負荷検出手段により検出した負荷率が高負荷判定用設定値以上になった時に、前記エラー検出部を制御して前記エラーの検出感度を抑制させるエラー検出感度抑制部と、 を備えたことを特徴とする情報処理装置。
IPC (2件)：
G06F 11/16 ,  G06F 11/30
FI (2件)：
G06F11/16 310D ,  G06F11/30 K
Fターム (7件)：
5B034DD01 ,  5B042GA11 ,  5B042GA39 ,  5B042JJ23 ,  5B042JJ29 ,  5B042JJ40 ,  5B042MC29
引用特許：
出願人引用 (5件)
全件表示
審査官引用 (5件)
全件表示

前のページに戻る

TOP

BOTTOM