特許
J-GLOBAL ID：201403082796982022

半導体装置およびその製造方法

発明者：
山本 芳樹

山本 芳樹 について

, 
槇山 秀樹

槇山 秀樹 について

, 
岩松 俊明

岩松 俊明 について

, 
角村 貴昭

角村 貴昭 について


出願人/特許権者：
ルネサスエレクトロニクス株式会社

ルネサスエレクトロニクス株式会社 について


代理人 (4件)： 筒井 大和 ,  菅田 篤志 ,  筒井 章子 ,  坂次 哲也
公報種別：公開公報
出願番号（国際出願番号）：特願2012-178715
公開番号（公開出願番号）：特開2014-038878
出願日： 2012年08月10日
公開日（公表日）： 2014年02月27日
要約：
【課題】半導体装置の性能を向上させる。【解決手段】基板SB1上の絶縁層BXと絶縁層BX上の半導体層SM1とを有するSOI基板SUBを用いて半導体装置が製造される。半導体装置は、半導体層SM1上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極の側壁上に形成されたサイドウォールスペーサと、半導体層SM1上にエピタキシャル成長された、ソース・ドレイン用の半導体層EPと、半導体層EPの側壁EP1上に形成されたサイドウォールスペーサSW3とを有している。【選択図】図3
請求項（抜粋）：
MISFETを備える半導体装置であって、 支持基板、前記支持基板上の絶縁層、および前記絶縁層上の第1半導体層を有する基板と、 前記第1半導体層上にゲート絶縁膜を介して形成された、前記MISFETのゲート電極と、 前記ゲート電極の側壁上に形成された第1側壁絶縁膜と、 前記第1半導体層上に形成された、前記MISFETのソース・ドレイン用のエピタキシャル半導体層と、 前記エピタキシャル半導体層の側壁上に形成された第2側壁絶縁膜と、 を有する、半導体装置。
IPC (4件)：
H01L 21/336 ,  H01L 29/786 ,  H01L 21/28 ,  H01L 21/76
FI (5件)：
H01L29/78 616L ,  H01L29/78 621 ,  H01L29/78 616K ,  H01L21/28 301S ,  H01L21/76 L
Fターム (71件)：
4M104AA01 ,  4M104AA09 ,  4M104BB01 ,  4M104BB14 ,  4M104BB19 ,  4M104BB20 ,  4M104BB21 ,  4M104BB30 ,  4M104BB40 ,  4M104CC01 ,  4M104DD04 ,  4M104DD50 ,  4M104DD84 ,  4M104FF14 ,  4M104FF17 ,  4M104FF18 ,  4M104FF22 ,  4M104GG09 ,  4M104GG14 ,  4M104HH20 ,  5F032AA01 ,  5F032AA09 ,  5F032AA35 ,  5F032AA44 ,  5F032CA17 ,  5F032DA23 ,  5F032DA33 ,  5F032DA43 ,  5F110BB04 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110DD25 ,  5F110EE02 ,  5F110EE05 ,  5F110EE09 ,  5F110EE14 ,  5F110EE32 ,  5F110FF02 ,  5F110FF03 ,  5F110FF04 ,  5F110FF05 ,  5F110GG02 ,  5F110GG12 ,  5F110GG25 ,  5F110GG32 ,  5F110HJ01 ,  5F110HJ13 ,  5F110HJ23 ,  5F110HK05 ,  5F110HK09 ,  5F110HK21 ,  5F110HK34 ,  5F110HK40 ,  5F110HL02 ,  5F110HL03 ,  5F110HL04 ,  5F110HL11 ,  5F110HL22 ,  5F110HL23 ,  5F110HL24 ,  5F110HL27 ,  5F110HM15 ,  5F110HM17 ,  5F110NN03 ,  5F110NN24 ,  5F110NN40 ,  5F110NN62 ,  5F110NN65 ,  5F110QQ11 ,  5F110QQ16
引用特許：
出願人引用 (4件)
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審査官引用 (4件)
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