特許
J-GLOBAL ID：200903078508448133

半導体装置及びその製造方法

発明者：
大石 周

大石 周 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (8件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  峰 隆司 ,  福原 淑弘 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2005-045831
公開番号（公開出願番号）：特開2005-328033
出願日： 2005年02月22日
公開日（公表日）： 2005年11月24日
要約：
【課題】ゲート側壁層のソース・ドレイン拡散層上への乗り上げを抑制する。【解決手段】半導体装置の製造方法は、シリコン基板11上にゲート絶縁膜13を介してゲート電極14を形成する工程と、ゲート電極14の側面に第1の絶縁膜15,16を形成することで第1の側壁層17を形成する工程と、エピタキシャル成長によりシリコン基板11の上面を持ち上げてエピタキシャル層18を形成する工程と、エピタキシャル層18にソース・ドレイン拡散層19を形成する工程と、第1の側壁層17を除去し、溝20を形成する工程と、溝20の底面にエクステンション層21を形成する工程と、ゲート電極14の側面に第2の絶縁膜23,24を形成することで第2の側壁層25を形成する工程と、ソース・ドレイン拡散19層上にシリサイド層26bを形成する工程とを具備し、溝20の幅をX、第2の絶縁膜23,24における堆積時の膜厚をYとする場合、X/2≦Y≦Xの関係を満たす。【選択図】 図9
請求項（抜粋）：
シリコン基板上にゲート絶縁膜を介してゲート電極を形成する工程と、 前記ゲート電極の側面に第1の絶縁膜を形成することで第1の側壁層を形成する工程と、 エピタキシャル成長により前記シリコン基板の上面を持ち上げてエピタキシャル層を形成する工程と、 前記エピタキシャル層にソース・ドレイン拡散層を形成する工程と、 前記第1の側壁層を除去し、溝を形成する工程と、 前記溝の底面にエクステンション層を形成する工程と、 前記ゲート電極の側面に第2の絶縁膜を形成することで第2の側壁層を形成する工程と、 前記ソース・ドレイン拡散層上にシリサイド層を形成する工程と を具備し、 前記溝の幅をX、前記第2の絶縁膜における堆積時の膜厚をYとする場合、X/2≦Y≦Xの関係を満たすことを特徴とする半導体装置の製造方法。
IPC (3件)：
H01L29/78 ,  H01L21/336 ,  H01L29/786
FI (4件)：
H01L29/78 301S ,  H01L29/78 301L ,  H01L29/78 616L ,  H01L29/78 616T
Fターム (36件)：
5F110AA03 ,  5F110AA04 ,  5F110BB04 ,  5F110CC02 ,  5F110DD05 ,  5F110DD11 ,  5F110EE32 ,  5F110GG02 ,  5F110GG12 ,  5F110HJ13 ,  5F110HJ23 ,  5F110HK05 ,  5F110HK09 ,  5F110HK13 ,  5F110HK22 ,  5F110HK32 ,  5F110HM02 ,  5F110NN65 ,  5F140AA10 ,  5F140AA39 ,  5F140AC36 ,  5F140BG09 ,  5F140BG12 ,  5F140BG14 ,  5F140BG53 ,  5F140BG54 ,  5F140BH06 ,  5F140BH14 ,  5F140BJ01 ,  5F140BJ08 ,  5F140BK03 ,  5F140BK13 ,  5F140BK18 ,  5F140BK21 ,  5F140CB04 ,  5F140CB08
引用特許：
出願人引用 (2件)
  • MISFETの製造方法
    公報種別：公開公報   出願番号：特願平10-226953   出願人：株式会社東芝
  • 米国特許第6,624,034号明細書
審査官引用 (6件)
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