特許
J-GLOBAL ID：201403082892025128

不揮発性半導体記憶装置とその製造方法

発明者：
粟屋 信義

粟屋 信義 について


出願人/特許権者：
シャープ株式会社

シャープ株式会社 について


代理人 (1件)： 政木 良文
公報種別：公開公報
出願番号（国際出願番号）：特願2012-174797
公開番号（公開出願番号）：特開2014-036034
出願日： 2012年08月07日
公開日（公表日）： 2014年02月24日
要約：
【課題】 均一な双方向整流特性を有する素子をメモリセルに備えた、大容量で低コストな3次元メモリセルアレイを実現する。【解決手段】 第1及び第2方向(X及びY方向)に延伸する平板電極15と、平板電極15を貫通する貫通孔内を第3方向(Z方向)に延伸する柱状電極11との間に、環状の可変抵抗体12と環状の双方向整流性材料14を狭持してなる環状のメモリセル17を、3次元マトリクス状に配置してなる3次元メモリセルアレイを有する不揮発性半導体記憶装置であって、可変抵抗体12と双方向整流性材料14の間に、中間電極13が挿入されている。中間電極13は、同じ柱状電極11に接続するメモリセル毎に、第3方向に電気的に分離して形成されている。【選択図】 図1
請求項（抜粋）：
電圧の印加により抵抗特性が変化する不揮発性の可変抵抗素子を備えた2端子型のメモリセルが、互いに直交する第1方向、第2方向、及び、第3方向に夫々複数、3次元マトリクス状に配置された3次元メモリセルアレイを有する不揮発性半導体記憶装置であって、 前記3次元メモリセルアレイが、 前記第1方向および前記第2方向のうち少なくとも何れかの方向に延伸する第1電極を備え、前記第1電極が層間絶縁膜を介して2層以上、前記第3方向に積層され、 前記積層された2層以上の前記第1電極とその間の前記層間絶縁膜を前記第3方向に貫通する複数の貫通孔を備え、前記貫通孔が前記第1方向および前記第2方向に2次元的に配列され、 前記第3方向に延伸する柱状の導電体で構成された、前記貫通孔内を前記第1電極と接触せずに充填する複数の第2電極を備え、 前記メモリセルが、 環状の第3電極と、 前記第3電極の内周側面および外周側面の何れか一方と接触する環状の可変抵抗体と、 前記第3電極の内周側面および外周側面の何れか他方と接触する環状の絶縁膜と、を備え、 前記第1電極が、前記可変抵抗体および前記環状の絶縁膜の夫々の外周側面のうち前記第3電極と接触しない方の外周側面と電気的に接続し、 前記第2電極が、前記可変抵抗体および前記環状の絶縁膜の夫々の内周側面のうち前記第3電極と接触しない方の内周側面と電気的に接続して、環状のメモリセルが形成されてなり、 前記第3電極が、同じ前記第2電極と接続する前記メモリセル間で前記第3方向に分離形成されていることを特徴とする不揮発性半導体記憶装置。
IPC (4件)：
H01L 27/105 ,  H01L 27/10 ,  H01L 45/00 ,  H01L 49/00
FI (4件)：
H01L27/10 448 ,  H01L27/10 481 ,  H01L45/00 Z ,  H01L49/00 Z
Fターム (24件)：
5F083FZ10 ,  5F083GA10 ,  5F083GA11 ,  5F083GA27 ,  5F083JA35 ,  5F083JA37 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA43 ,  5F083JA44 ,  5F083JA53 ,  5F083JA60 ,  5F083KA01 ,  5F083KA05 ,  5F083LA21 ,  5F083MA06 ,  5F083MA19 ,  5F083PR03 ,  5F083PR33 ,  5F083ZA04 ,  5F083ZA08 ,  5F083ZA28 ,  5F083ZA30
引用特許：
審査官引用 (5件)
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