特許
J-GLOBAL ID：201403087484502696

電力半導体素子

発明者：
オ,ジュンフン

オ,ジュンフン について


出願人/特許権者：
エルジー イノテック カンパニー リミテッド

エルジー イノテック カンパニー リミテッド について


代理人 (6件)： 岩瀬 吉和 ,  小野 誠 ,  金山 賢教 ,  重森 一輝 ,  市川 英彦 ,  金高 寿裕
公報種別：公開公報
出願番号（国際出願番号）：特願2013-082669
公開番号（公開出願番号）：特開2014-096559
出願日： 2013年04月11日
公開日（公表日）： 2014年05月22日
要約：
【課題】電力半導体素子において、優れたDC特性を示すと同時に、優れたRF特性を有するようにする。【解決手段】電力半導体素子100Aは、基板110と、該基板110上に設けられた第1の半導体層120と、該第1の半導体層120上に設けられた第2の半導体層130と、第2の半導体層130上に設けられ、第2の半導体層130の一部を露出させる第3の半導体層150と、該第3の半導体層150を通して露出された第2の半導体層130上に設けられたゲート電極163と、第3の半導体層150上においてゲート電極163を挟んで互いに離れて設けられたソース電極161及びドレイン電極162と、を備え、ゲート電極163とドレイン電極162との間の第3の半導体層150に電気的分離領域150aが設けられている。【選択図】図3
請求項（抜粋）：
基板と、 前記基板上の第1の半導体層と、 前記第1の半導体層上の第2の半導体層と、 前記第2の半導体層上に設けられ、前記第2の半導体層の一部を露出させる第3の半導体層と、 前記第3の半導体層を通して露出された前記第2の半導体層上のゲート電極と、 前記第3の半導体層上において前記ゲート電極を挟んで互いに離れて設けられたソース電極及びドレイン電極と、 を備え、 前記ゲート電極と前記ドレイン電極との間の第3の半導体層に電気的分離領域が設けられている、電力半導体素子。
IPC (3件)：
H01L 29/812 ,  H01L 29/778 ,  H01L 21/338
FI (1件)：
H01L29/80 H
Fターム (31件)：
5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GD10 ,  5F102GJ02 ,  5F102GJ03 ,  5F102GJ04 ,  5F102GJ05 ,  5F102GJ10 ,  5F102GK04 ,  5F102GK08 ,  5F102GL04 ,  5F102GL05 ,  5F102GM04 ,  5F102GM05 ,  5F102GM06 ,  5F102GM08 ,  5F102GN04 ,  5F102GN05 ,  5F102GN08 ,  5F102GQ01 ,  5F102GR04 ,  5F102GR07 ,  5F102GR09 ,  5F102GS01 ,  5F102GS04 ,  5F102GT01 ,  5F102GT03 ,  5F102GV07 ,  5F102GV08 ,  5F102HC07
引用特許：
審査官引用 (4件)
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