Arプラズマエッチングを利用した素子分離プロセスによるhigh-k/金属ゲートMoS<sub>2</sub>電界効果トランジスタの作製

NINOMIYA Naruki; MORI Takahiro; UCHIDA Noriyuki; WATANABE Eiichiro; TSUYA Daiju; MORIYAMA Satoshi; TANAKA Masatoshi; ANDO Atsushi

文献

J-GLOBAL ID：201502257366310010 整理番号：15A0671450

Arプラズマエッチングを利用した素子分離プロセスによるhigh-k/金属ゲートMoS₂電界効果トランジスタの作製

Fabrication of high-k/metal-gate MoS₂ field-effect transistor by device isolation process utilizing Ar-plasma etching

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資料名：
巻： 54 号： 4 ページ： 046502.1-046502.4 発行年： 2015年04月
JST資料番号： G0520B ISSN： 0021-4922 CODEN： JJAPB6 資料種別：逐次刊行物 (A)
記事区分：原著論文発行国：イギリス (GBR) 言語：英語 (EN)

MoS₂系素子に向けた素子分離プロセスを調査し,high-k/金属ゲートMoS₂ MOSFETsを作製した。Arイオンエッチングプロセスを素子分離プロセスに利用した。そのエッチングプロセスは,Raman分光法によって確認されるように,素子チャンネルの損傷を回避した。ゲート絶縁膜として16nm厚さのHfO₂薄膜を用いて,トップゲート型MoS₂ MOSFETを作製した。容量-電圧(C-V)測定を利用して,容量換算厚(CET)は5.36nmであると推定したが,これは,十分に薄い絶縁膜を有するゲート積層の実現に成功していることを暗示していた。素子は,25.3cm²/(V・s)の移動度,86.0mV/decadeのサブスレッショルド係数(SS)および10⁷のON/OFF比を示した。この十分な素子性能は,提案した素子分離プロセスの実現可能性を実証するものであった。(翻訳著者抄録)

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トランジスタ

引用文献 (30件)：

International Technology Roadmap for Semiconductors [http://www.itrs.net/].
K. Uchida, H. Watanabe, A. Kinoshita, J. Koga, T. Numata, and S. Takagi, IEDM Tech. Dig., 2002, p. 47.
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