特許
J-GLOBAL ID：201503003455595765
デジタルPLL回路及びクロック発生器
出願人/特許権者：
旭化成エレクトロニクス株式会社
旭化成エレクトロニクス株式会社 について
代理人 (1件)： 特許業務法人 谷・阿部特許事務所
公報種別：特許公報
出願番号（国際出願番号）：特願2013-020585
公開番号（公開出願番号）：特開2013-201754
特許番号：特許第5795347号
出願日： 2013年02月05日
公開日（公表日）： 2013年10月03日
請求項（抜粋）：
【請求項1】 デジタルPLL回路であって、
基準クロック信号と内部クロック信号を比較して、該比較結果に基づいた第1デジタルデータを出力する時間デジタル変換器と、
前記第1デジタルデータを入力して第2デジタルデータを出力するデジタルループフィルタと、
前記第2デジタルデータに従い発振周波数が制御されるデジタル制御発振器と、
前記第2デジタルデータを時系列的に保持するデータ保持部と、
前記データ保持部に時系列的に保持された前記第2デジタルデータ及び前記デジタルループフィルタからの前記第2デジタルデータの一方を前記デジタル制御発振器に入力するように切り替え制御を行うデータ制御部とを有し、
前記データ制御部は、前記データ保持部に時系列的に保持された前記第2デジタルデータを選択して前記デジタル制御発振器に入力するときは、前記時間デジタル変換器及び前記デジタルループフィルタの少なくとも一方を停止させる制御を行うことを特徴とするデジタルPLL回路。
IPC (2件)：
FI (2件)：
引用特許：
Copyright (c) 2009 Japan Science and Technology Agency. All Rights Reserved