特許
J-GLOBAL ID：201503004116351098

Ge系半導体装置、その製造方法及び光インターコネクトシステム

発明者：
奥村 滋一

奥村 滋一 について

, 
田中 有

田中 有 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について

, 
技術研究組合光電子融合基盤技術研究所

技術研究組合光電子融合基盤技術研究所 について


代理人 (3件)： 土井 健二 ,  林 恒徳 ,  眞鍋 潔
公報種別：公開公報
出願番号（国際出願番号）：特願2014-101628
公開番号（公開出願番号）：特開2015-220290
出願日： 2014年05月15日
公開日（公表日）： 2015年12月07日
要約：
【課題】Ge系半導体装置、その製造方法及び光インターコネクトシステムに関し、低温成長層中におけるキャリアのトラップによる効率低下を低減する。【解決手段】表面が単結晶Si層4である基板1の単結晶Si層4上にi型SixGe1-x層6(但し、0<x<1)を介してpn接合或いはpin接合のいずれかが形成されたSiyGe1-y層7(但し、0≦y<x)を設ける。【選択図】図1
請求項（抜粋）：
表面が単結晶Si層である基板と、 前記単結晶Si層上に設けたi型SixGe1-x層(但し、0<x<1)と、 前記i型SixGe1-x層に設けられて、p型層/n型層からなるpn接合或いはp型層/i型層/n型層からなるpin接合のいずれかが形成されたSiyGe1-y層(但し、0≦y<x)と、 前記p型層及びn型層に形成された電極と を有することを特徴とするGe系半導体装置。
IPC (6件)：
H01L 31/10 ,  G02B 6/122 ,  G02B 6/30 ,  G02F 1/025 ,  H01L 21/20 ,  H01L 21/205
FI (6件)：
H01L31/10 A ,  G02B6/12 B ,  G02B6/30 ,  G02F1/025 ,  H01L21/20 ,  H01L21/205
Fターム (79件)：
2H137AA05 ,  2H137AA11 ,  2H137AB09 ,  2H137AC01 ,  2H137BA01 ,  2H137BA31 ,  2H137BA41 ,  2H137BA47 ,  2H137BA53 ,  2H137BB02 ,  2H137BB12 ,  2H137BB25 ,  2H147AB04 ,  2H147AB05 ,  2H147AB09 ,  2H147AB10 ,  2H147BA01 ,  2H147BA05 ,  2H147BB02 ,  2H147BD03 ,  2H147BE04 ,  2H147CD02 ,  2H147EA13A ,  2H147EA13C ,  2H147EA14B ,  2H147FA03 ,  2H147FA05 ,  2H147FB01 ,  2H147FC04 ,  2H147FE07 ,  2H147FF07 ,  2K102AA20 ,  2K102BA02 ,  2K102BB01 ,  2K102BC04 ,  2K102BD02 ,  2K102CA30 ,  2K102DA05 ,  2K102DB01 ,  2K102DC07 ,  2K102DD03 ,  2K102EB20 ,  2K102EB29 ,  5F045AA06 ,  5F045AB01 ,  5F045AB02 ,  5F045AB05 ,  5F045AC01 ,  5F045AC05 ,  5F045AC19 ,  5F045AD07 ,  5F045AD10 ,  5F045AF03 ,  5F045BB12 ,  5F045CA13 ,  5F045DA53 ,  5F045EB15 ,  5F049MA03 ,  5F049MA04 ,  5F049MB03 ,  5F049NA04 ,  5F049NB01 ,  5F049PA03 ,  5F049PA07 ,  5F049PA11 ,  5F049PA14 ,  5F049QA02 ,  5F049QA04 ,  5F049QA08 ,  5F049SS03 ,  5F049TA13 ,  5F049TA14 ,  5F152LL03 ,  5F152LN03 ,  5F152MM12 ,  5F152NN03 ,  5F152NN27 ,  5F152NP04 ,  5F152NQ04
引用特許：
出願人引用 (9件)
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審査官引用 (9件)
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引用文献：
出願人引用 (1件) 審査官引用 (1件)

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