凹部を充填する方法及び処理装置

発明者： , , ,
出願人/特許権者：
代理人 (3件)：長谷川芳樹 , 黒木義樹 , 柏岡潤二
公報種別：公開公報
出願番号（国際出願番号）：特願2013-270893
公開番号（公開出願番号）：特開2015-126161
出願日： 2013年12月27日
公開日（公表日）： 2015年07月06日
要約：

【課題】凹部にボイドやシード等の空洞がない半導体層で充填する方法を提供する。【解決手段】被処理体は、半導体基板、及び、該半導体基板上に設けられた絶縁膜を有する。この方法は、凹部を画成する壁面に沿って不純物がドープされた第1の半導体層を形成する工程(ST3)と、第1の半導体層上に、該第1の半導体層の不純物濃度よりも低い不純物濃度を有し且つ該第1の半導体層の膜厚よりも小さい膜厚を有する第2の半導体層を形成する工程(ST4)と、被処理体をアニールする工程(ST5)と、第1の半導体層に含まれる第1のアモルファス半導体領域及び第2の半導体層に含まれる第2のアモルファス半導体領域をエッチングする工程(ST6)と、を含む。【選択図】図1

請求項（抜粋）：

被処理体の凹部を充填する方法であって、該被処理体は、半導体基板及び該半導体基板上に設けられた絶縁膜を有し、前記凹部は、前記半導体基板まで延在するよう前記絶縁膜を貫通しており、該方法は、前記凹部を画成する壁面に沿って不純物がドープされた第1の半導体層を形成する工程であり、該第1の半導体層は、前記凹部を画成する側壁面に沿って延びる第1のアモルファス半導体領域を含む、該工程と、前記第1の半導体層上に、該第1の半導体層の不純物濃度よりも低い不純物濃度を有し且つ該第1の半導体層の膜厚よりも小さい膜厚を有する第2の半導体層を形成する工程であり、該第2の半導体層は前記第1のアモルファス半導体領域上に形成される第2のアモルファス半導体領域を含む、該工程と、前記被処理体をアニールする工程であり、前記凹部の底に、前記第1の半導体層及び前記第2の半導体層から前記半導体基板の結晶に応じたエピタキシャル領域を形成する、該工程と、前記第1のアモルファス半導体領域及び前記第2のアモルファス半導体領域をエッチングする工程と、を含む方法。

IPC (4件)：

H01L 21/28 , H01L 21/205 , H01L 21/302 , H01L 21/768

FI (4件)：

H01L21/28 B , H01L21/205 , H01L21/302 201A , H01L21/90 C

Fターム (59件)：

4M104AA01 , 4M104AA08 , 4M104BB01 , 4M104BB36 , 4M104BB40 , 4M104DD16 , 4M104DD17 , 4M104DD43 , 4M104DD44 , 4M104DD45 , 4M104DD55 , 4M104DD78 , 4M104DD85 , 4M104FF21 , 4M104HH13 , 5F004AA02 , 5F004DA00 , 5F004DA04 , 5F004DA29 , 5F004DB01 , 5F004DB30 , 5F004EA34 , 5F004EA38 , 5F033JJ04 , 5F033JJ06 , 5F033KK01 , 5F033PP02 , 5F033PP03 , 5F033PP09 , 5F033QQ08 , 5F033QQ11 , 5F033QQ35 , 5F033QQ37 , 5F033QQ73 , 5F033RR04 , 5F033RR06 , 5F033XX02 , 5F045AA03 , 5F045AB04 , 5F045AB05 , 5F045AC01 , 5F045AC19 , 5F045AD06 , 5F045AD07 , 5F045AD08 , 5F045AD09 , 5F045AD10 , 5F045AD11 , 5F045AE19 , 5F045AE21 , 5F045AE23 , 5F045BB16 , 5F045BB17 , 5F045BB19 , 5F045EE13 , 5F045HA13 , 5F045HA16 , 5F045HA22 , 5F045HA23

引用特許：

審査官引用 (4件)

半導体装置の製造方法および製造装置
公報種別：公開公報出願番号：特願平11-205212 出願人：日本電気株式会社
シリコン膜の形成方法およびその形成装置
公報種別：公開公報出願番号：特願2011-093279 出願人：東京エレクトロン株式会社
薄膜の形成方法及び成膜装置
公報種別：公開公報出願番号：特願2011-240840 出願人：東京エレクトロン株式会社

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