特許
J-GLOBAL ID：201503086884572317

半導体装置の製造方法

発明者：
田岡 弘展

田岡 弘展 について

, 
小野 祐作

小野 祐作 について


出願人/特許権者：
ルネサスエレクトロニクス株式会社

ルネサスエレクトロニクス株式会社 について


代理人 (2件)： 吉竹 英俊 ,  有田 貴弘
公報種別：公開公報
出願番号（国際出願番号）：特願2014-167172
公開番号（公開出願番号）：特開2015-028636
出願日： 2014年08月20日
公開日（公表日）： 2015年02月12日
要約：
【課題】ロジック回路を含む半導体装置に関し、処理時間を短縮し製造コストを低減する。【解決手段】ロジック回路の形成領域(114)は、所定の精度で光近接補正処理された第1領域(114b,170)と、所定の精度より低い精度で光近接補正処理された第2領域(114a,180)とを備える。特に第1領域(114b,170)は、トランジスタとして動作するゲート配線(172)を有し、第2領域(114a,180)は、トランジスタとして動作しないダミーレイアウト(182)を有する。【選択図】図7
請求項（抜粋）：
ロジック回路を含む半導体装置の製造方法であって、 前記ロジック回路の光近接補正後レイアウトを用いて所定の精度で露光処理を行うことによりウェーハ上に前記ロジック回路の第1レイアウトを生成する工程(a)と、 前記ロジック回路の光近接補正後レイアウトを用いて前記所定の精度より低い精度で露光処理を行うことによりウェーハ上に前記ロジック回路の第2レイアウトを生成する工程(b)と、 前記工程(a)および前記工程(b)から得られた光近接補正後レイアウトパターンから描画された前記レイアウトパターンに従って、前記ウェーハを加工する工程と を備え、 前記第1レイアウトは、トランジスタとして動作するゲート配線を有し、 前記第2レイアウトは、トランジスタとして動作しないダミーレイアウトを有する 半導体装置の製造方法。
IPC (3件)：
G03F 1/70 ,  H01L 21/027 ,  H01L 21/82
FI (4件)：
G03F1/70 ,  H01L21/30 502P ,  H01L21/82 C ,  H01L21/30 502C
Fターム (25件)：
2H095BB01 ,  2H095BB36 ,  5F064BB02 ,  5F064BB03 ,  5F064BB12 ,  5F064CC09 ,  5F064CC10 ,  5F064CC21 ,  5F064CC22 ,  5F064CC23 ,  5F064DD02 ,  5F064DD05 ,  5F064DD14 ,  5F064DD24 ,  5F064DD26 ,  5F064EE02 ,  5F064EE05 ,  5F064EE09 ,  5F064EE27 ,  5F064GG03 ,  5F064HH06 ,  5F064HH09 ,  5F064HH10 ,  5F064HH12 ,  5F146AA11
引用特許：
出願人引用 (13件)
全件表示
審査官引用 (12件)
全件表示

前のページに戻る

TOP

BOTTOM