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J-GLOBAL ID：201702233677870370   整理番号：17A1090435

論理素子における最小エッジプレースメントエラーのパターン形成制御戦略

Patterning Control Strategies for Minimum Edge Placement Error in Logic Devices

著者 (8件)： MULKENS Jan (ASML Netherlands B.V., Veldhoven, NLD) ,  HANNA Michael (ASML USA, OR, USA) ,  SLACHTER Bram (ASML Netherlands B.V., Veldhoven, NLD) ,  TEL Wim (ASML Netherlands B.V., Veldhoven, NLD) ,  KUBIS Michael (ASML Netherlands B.V., Veldhoven, NLD) ,  MASLOW Mark (ASML Netherlands B.V., Veldhoven, NLD) ,  SPENCE Chris (ASML Silicon Valley, CA, USA) ,  TIMOSHKOV Vadim (ASML Netherlands B.V., Veldhoven, NLD)
資料名： Proceedings of SPIE  (Proceedings of SPIE)
巻： 10145  号： Pt.1  ページ： 1014505.1-1014505.13  発行年： 2017年 
JST資料番号： D0943A  ISSN： 0277-786X  CODEN： PSISDG  資料種別： 会議録 (C)
記事区分： 原著論文  発行国： アメリカ合衆国 (USA)  言語： 英語 (EN)

抄録/ポイント： マルチパパターン形成半導体製造におけるエッジプレースメントエラー(EPE)について論じた。EPEの観点から最終パターンの忠実度を記述した。最終パターンのEPEを理解し,最小限に抑えるために,全体的パターン形成最適化手法を論じた。ArFリソグラフィーによる7nm論理デバイスパターニングプロセスのデータを用いて,主な誤差要因が局所CDU,EUV走査装置上で露光したブロックのプロダクトウエハ上のオーバレイ,ArF液浸走査装置で作製した線,及び残留OPC誤差であることを示した誤差許容量に基づいて個々のステップと最終パターンの最適化戦略を立てた。

シソーラス用語： *論理素子 ,  *回路パターン形成 ,  半導体プロセス ,  忠実度 ,  *誤差 ,  最適化 ,  フォトリソグラフィー ,  ウエハ【IC】 ,  補正 ,  極端紫外線 ,  均一性 ,  長さ
準シソーラス用語： CD均一性 ,  EUVリソグラフィー ,  *エッジプレースメントエラー ,  マイクロリソグラフィー ,  計測学 ,  光近接効果補正

分類 (1件)： 固体デバイス製造技術一般  (NC03030V)

タイトルに関連する用語 (3件)： 論理素子 ,  パターン形成 ,  制御戦略