特許
J-GLOBAL ID:201703008318542448
半導体装置
発明者:
,
出願人/特許権者:
公報種別:公開公報
出願番号(国際出願番号):特願2016-174160
公開番号(公開出願番号):特開2017-022396
出願日: 2016年09月07日
公開日(公表日): 2017年01月26日
要約:
【課題】電力の供給が停止した後もデータを保持することができる、新たな構成の記憶素子を提供することを目的の一とする。【解決手段】記憶素子は、ラッチ回路と、第1の選択回路と、第2の選択回路と、第1の不揮発性記憶回路と、第2の不揮発性記憶回路と、を有する。また、第1の不揮発性記憶回路及び第2の不揮発性記憶回路は、それぞれトランジスタ及び容量素子を有する。第1及び第2の不揮発性記憶回路のそれぞれが有するトランジスタは、チャネルが酸化物半導体膜に形成されるトランジスタである。当該トランジスタは、オフ電流が極めて低いため、トランジスタと容量素子の接続点であるノードにデータが入力された後、トランジスタがオフ状態となり、電源電圧の供給が停止しても、長期間にわたりデータを保持することができる。【選択図】図1
請求項(抜粋):
第1の選択回路と、第2の選択回路と、ラッチ回路と、第1のトランジスタと、第2のトランジスタと、第1の容量素子と、第2の容量素子と、を有し、
前記第1の選択回路は、前記ラッチ回路の第1の端子と、第1の配線との電気的な接続を制御する機能を有し、
前記第1の選択回路は、前記ラッチ回路の第2の端子と、第2の配線との電気的な接続を制御する機能を有し、
前記第1のトランジスタは、前記第1の端子と、前記第1の容量素子との電気的な接続を制御する機能を有し、
前記第2のトランジスタは、前記第2の端子と、前記第2の容量素子との電気的な接続を制御する機能を有し、
前記第1のトランジスタ及び前記第2のトランジスタは、酸化物半導体膜にチャネル形成領域を有し、
前記第1のトランジスタ及び前記第2のトランジスタは、前記ラッチ回路が有するトランジスタの上層に位置することを特徴とする半導体装置。
IPC (13件):
H01L 21/824
, H01L 27/108
, H01L 27/105
, H01L 27/11
, H01L 21/28
, H01L 29/417
, H01L 21/336
, H01L 29/788
, H01L 29/792
, H01L 27/115
, H01L 27/10
, H01L 29/786
, G11C 11/412
FI (11件):
H01L27/10 321
, H01L27/10 441
, H01L27/10 381
, H01L21/28 301B
, H01L29/50 M
, H01L29/78 371
, H01L27/10 434
, H01L27/10 491
, H01L29/78 613B
, H01L29/78 618B
, G11C11/40 301
Fターム (242件):
4M104AA01
, 4M104AA03
, 4M104AA04
, 4M104AA05
, 4M104AA08
, 4M104AA09
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