特許
J-GLOBAL ID：201703010800990223

薄膜トランジスタ基板および液晶表示装置

発明者：
川渕 真嗣

川渕 真嗣 について

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外 徳仁

外 徳仁 について

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山吉 一司

山吉 一司 について

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細野 彰彦

細野 彰彦 について

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宮本 賢一

宮本 賢一 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (2件)： 吉竹 英俊 ,  有田 貴弘
公報種別：公開公報
出願番号（国際出願番号）：特願2016-096767
公開番号（公開出願番号）：特開2017-203936
出願日： 2016年05月13日
公開日（公表日）： 2017年11月16日
要約：
【課題】開口率を確保しつつ表示不良を抑制すること。【解決手段】チャネル層31は酸化物半導体からなる。第1の絶縁膜20は、チャネル層31とソース配線とドレイン電極42との上に設けられており、ドレイン電極42に達するドレインコンタクトホール121が設けられている。画素電極71は、第1の絶縁膜20上に設けられており、ドレインコンタクトホール121によってドレイン電極42に接続された接続導電層71aを含み、透明導電材料からなる。第2の絶縁膜8は画素電極71を覆っている。共通電極91は、第2の絶縁膜8上に設けられており、厚み方向において画素電極71と対向する開口部91aを有しており、透明導電材料からなる。金属層15は、共通電極91の一部と積層構造を有しており、平面視においてチャネル層31と少なくとも部分的に重なる遮光部15fを有している。【選択図】図5
請求項（抜粋）：
マトリックス状に配置された複数の画素を有する表示領域を含む薄膜トランジスタ基板において、 支持基板と、 前記支持基板上に設けられ、前記画素の各々に配置されたゲート電極を含むゲート配線と、 前記ゲート配線を覆うゲート絶縁膜と、 前記ゲート絶縁膜を介して前記ゲート電極の各々の上に設けられ、酸化物半導体からなるチャネル層と、 前記画素の各々に配置されかつ前記チャネル層に接するソース電極を含むソース配線と、 前記画素の各々に配置され、前記チャネル層に接し、前記ソース電極から離れたドレイン電極と、 前記チャネル層と前記ソース配線と前記ドレイン電極との上に設けられ、前記ドレイン電極に達するドレインコンタクトホールが設けられた第1の絶縁膜と、 前記画素の各々において前記第1の絶縁膜上に設けられ、前記ドレインコンタクトホールによって前記ドレイン電極に電気的に接続された接続導電層を含み、透明導電材料からなる画素電極と、 前記画素電極を覆う第2の絶縁膜と、 前記第2の絶縁膜上に設けられ、厚み方向において前記画素電極と対向する開口部を有し、透明導電材料からなる共通電極と、 前記共通電極の一部と積層構造を有し、平面視において前記チャネル層と少なくとも部分的に重なる遮光部を有する金属層と、 を備える、 薄膜トランジスタ基板。
IPC (2件)：
G02F 1/136 ,  G09F 9/30
FI (2件)：
G02F1/1368 ,  G09F9/30 338
Fターム (29件)：
2H192AA24 ,  2H192BB12 ,  2H192BB73 ,  2H192BB82 ,  2H192BC31 ,  2H192CB05 ,  2H192CB37 ,  2H192EA04 ,  2H192EA13 ,  2H192EA67 ,  2H192FA35 ,  2H192FA73 ,  2H192FB22 ,  5C094AA02 ,  5C094AA10 ,  5C094BA03 ,  5C094BA43 ,  5C094DA13 ,  5C094DB10 ,  5C094EA04 ,  5C094EA05 ,  5C094EA07 ,  5C094ED15 ,  5C094FA01 ,  5C094FA02 ,  5C094FB02 ,  5C094FB12 ,  5C094FB14 ,  5C094FB15
引用特許：
出願人引用 (5件)
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審査官引用 (5件)
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