半導体装置の製造方法及び半導体装置

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出願人/特許権者：
代理人 (2件)：平川明 , 高田大輔
公報種別：特許公報
出願番号（国際出願番号）：特願2013-240272
公開番号（公開出願番号）：特開2015-099892
特許番号：特許第6187184号
出願日： 2013年11月20日
公開日（公表日）： 2015年05月28日
請求項（抜粋）：

【請求項1】半導体基板に素子分離絶縁膜を形成する工程と、前記半導体基板の表面に第1膜を形成する工程と、前記素子分離絶縁膜上及び前記第1膜上に第2膜を形成する工程と、第1領域を覆い、第2領域が開口された第2レジストパターンを形成する工程と、前記第2レジストパターンをマスクとして、第2エッチングを行うことにより、前記第2領域における前記第2膜を除去する工程と、前記第1領域における前記素子分離絶縁膜の上方が開口された第1レジストパターンを形成する工程と、前記第1レジストパターンをマスクとして、第1エッチングを行うことにより、前記第1領域における前記素子分離絶縁膜上の前記第2膜を除去し、前記第1領域における前記第2膜を複数に分離する工程と、第3エッチングを行うことにより、前記第2領域における前記第1膜を除去する工程と、同一工程により、前記第1領域における前記第2膜上に第3膜を形成すると共に、前記第2領域における前記半導体基板の表面に第4膜を形成する工程と、前記第1領域における前記第3膜上に第1ゲート電極を形成すると共に、前記第2領域における前記第4膜上に第2ゲート電極を形成する工程と、前記第1ゲート電極をマスクとして、前記第2膜及び前記第3膜をパターニングすることにより、前記第1ゲート電極の下に、前記第1膜、前記第2膜及び前記第3膜を有する第1絶縁膜を形成する工程と、を備えることを特徴とする半導体装置の製造方法。

IPC (7件)：

H01L 29/788 ( 200 6.01) , H01L 21/336 ( 200 6.01) , H01L 29/792 ( 200 6.01) , H01L 27/1156 ( 201 7.01) , H01L 27/1157 ( 201 7.01) , H01L 27/1154 ( 201 7.01) , H01L 27/10 ( 200 6.01)

FI (4件)：

H01L 29/78 371 , H01L 27/115 8 , H01L 27/115 3 , H01L 27/10 481

引用特許：

審査官引用 (4件)

不揮発性半導体メモリ装置およびその製造方法
公報種別：公開公報出願番号：特願2008-036127 出願人：株式会社東芝
不揮発性半導体記憶装置の製造方法
公報種別：公開公報出願番号：特願平11-300401 出願人：富士通株式会社
不揮発性半導体記憶装置及びその製造方法
公報種別：公開公報出願番号：特願2009-107343 出願人：株式会社東芝

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