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J-GLOBAL ID：201802253591152339   整理番号：18A1341474

新たに現れた高密度メモリのための新しい読出し方式

A New Read Scheme for High-Density Emerging Memories

著者 (1件)： OHSAWA Takashi (Graduate School of Information, Production and Systems, Waseda University)
資料名： IEICE Transactions on Electronics (Web)  (IEICE Transactions on Electronics (Web))
巻： E101.C  号： 6  ページ： 423-429(J-STAGE)  発行年： 2018年 
JST資料番号： U0468A  ISSN： 1745-1353  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： スケール化が難しいと思われる将来のDRAMの候補として,いくつかの新しいメモリが研究されている。しかしながら,これらの新しいメモリが高密度の主メモリへの適用を目的としているならば,その読み出し信号を,供給する参照信号によってシングルエンド方式で増幅する必要がある。この方式は,DRAMの1/2V_ddプリチャージ型センスアンプにおいては幸いにも必要ではないが,新しいメモリ開発においては,その新しいメモリセルデバイスの電気的パラメータが例外なく大きなセル間ばらつきを持つ傾向があるために,深刻なボトルネックになり得る。さらに,データが「1」のときにパラメータがばらつく程度は,一般にデータが「0」のときと同じではない。こうした状況において,STT-MRAM,ReRAM,およびPCRAMのような新しく出現した高密度シングルエンド型メモリのセンシング誤り率を最小化できる新しいセンシング方式を提案した。この方式では,「1」と「0」の間の不均衡なバラツキに応じて重み付けをするという方法で複数のダミーセル対に「1」と「0」を書き込み,それらの平均をとることをベースにした。詳細な解析により,この方式が128Mb 1T1MTJ STT-MRAMの設計に効果があり,その結果,この技術を用いることで,16対のダミーセル平均化のケースにおいてMTJ抵抗のシグマ対平均比が6%のばらつきに対して,算術平均化法と比較したときに130%から90%に緩和できることを示した。(翻訳著者抄録)

シソーラス用語： 集積回路メモリ ,  *DRAM ,  電気回路 ,  *センス増幅器 ,  MRAM ,  RAM【メモリ】 ,  PRAM【メモリ】 ,  回路部品
準シソーラス用語： PCRAM ,  ReRAM ,  *センスアンプ ,  メモリスタ ,  読出回路

著者キーワード (9件)： RERAM ,  STT-MRAM ,  PCRAM ,  メムリスタ ,  参照セル ,  ダミーセル ,  冗長性 ,  ビット歩留り ,  加重平均

分類 (1件)： 半導体集積回路  (NC03162T)

引用文献 (23件)：

• [1] S. Yu and P.-Y. Chen, “Emerging memory technologies: recent trends and prospects,” IEEE Solid-State Circuits Mag., vol.2, no.2, pp.43-56, April 2016.
• [2] K. Tsuchida, T. Inaba, K. Fujita, Y. Ueda, T. Shimizu, Y. Asao, T. Kajiyama, M. Iwayama, K. Sugiura, S. Ikegawa, T. Kishi, T. Kai, M. Amano, N. Shimomura, H. Yoda, and Y. Watanabe, “A 64Mb MRAM with clamped-reference and adequate-reference schemes,” IEEE ISSCC Dig. Tech. Papers, pp.258-259, Feb. 2010.
• [3] R. Takemura, T. Kawahara, K. Miura, H. Yamamoto, J. Hayakawa, N. Matsuzaki, K. Ono, M. Yamanouchi, K. Ito, H. Takahashi, S. Ikeda, H. Hasegawa, H. Matsuoka, and H. Ohno, “32-Mb 2T1R SPRAM with localized bi-directional write driver and ‘1’/'0' dual-array equalized reference cell,” Symp. VLSI Circuits Dig. Tech. Papers, pp.84-85, June 2009.
• [4] T. Ohsawa, K. Fujita, K. Hatsuda, T. Higashi, M. Morikado, Y.Minami, T. Shino, H. Nakajima, K. Inoh, T. Hamamoto, and S. Watanabe, “An 18.5ns 128Mb SOI DRAM with a floating body cell,” IEEE ISSCC Dig. Tech. Papers, pp.458-459, Feb. 2005. 10.1109/isscc.2005.1494067
• [5] T. Ohsawa, K. Fujita, K. Hatsuda, T. Higashi, T. Shino, Y. Minami, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, S. Watanabe, S. Fujii, and T. Furuyama, “Design of a 128-Mb SOI DRAM using the floating body cell (FBC),” IEEE J. Solid-State Circuits, vol.41, no.1, pp.135-145, Jan. 2006. 10.1109/jssc.0051.859018

タイトルに関連する用語 (2件)： 高密度 ,  読出し