特許
J-GLOBAL ID：201803006239038623

半導体装置、半導体装置の製造方法および半導体装置を搭載したシステム

発明者：
葛西 大樹

葛西 大樹 について


出願人/特許権者：
ラピスセミコンダクタ株式会社

ラピスセミコンダクタ株式会社 について


代理人 (3件)： 中島 淳 ,  加藤 和詳 ,  福田 浩志
公報種別：特許公報
出願番号（国際出願番号）：特願2013-025559
公開番号（公開出願番号）：特開2014-154818
特許番号：特許第6271841号
出願日： 2013年02月13日
公開日（公表日）： 2014年08月25日
請求項（抜粋）：
【請求項1】 第1の導電型の第1の半導体層と、 前記第1の半導体層の一主面上に設けられた絶縁体層と、 前記絶縁体層中に設けられた前記第1の導電型とは反対の導電型の第2の導電型の第2の半導体層と、 前記第2の半導体層に設けられた回路素子と、 層間絶縁膜と該層間絶縁膜上に積層された配線層とを各々含む複数の積層体を備え、最下部の積層体の層間絶縁膜が前記絶縁体層上に位置し、かつ他の積層体の層間絶縁膜が下部の積層体の配線層上に位置するように前記複数の積層体を積層して形成されるとともに、前記複数の積層体の予め定められた積層体の配線層が前記絶縁体層を貫通して設けられた貫通電極を介して前記回路素子に接続された多層配線層と、 前記絶縁体層を貫通して設けられた貫通電極を介して前記多層配線層に接続されるとともに前記第1の半導体層の前記一主面に形成された複数の前記第2の導電型の第1の領域と、前記第1の半導体層の前記一主面から前記多層配線層の最上部の積層体の層間絶縁膜の表面まで前記絶縁体層および前記多層配線層を貫通して設けられた貫通導電体、前記多層配線層の最上部の積層体の配線層に形成されるとともに前記貫通導電体に接続された電極を含んで構成されかつ他の部位から電気的に孤立した導電部、および前記導電部に接続されるとともに前記第1の半導体層の前記一主面に形成されかつ前記第1の半導体層よりも不純物濃度が高い前記第1の導電型の第2の領域を有し複数の前記第1の領域の中央に配置された浮動電極部と、を含んで構成される単位領域が複数アレイ状に形成された回路素子領域と、 を備える半導体装置。
IPC (3件)：
H01L 21/8234 ( 200 6.01) ,  H01L 27/06 ( 200 6.01) ,  H01L 31/08 ( 200 6.01)
FI (3件)：
H01L 27/06 102 A ,  H01L 27/06 311 A ,  H01L 31/00 A
引用特許：
審査官引用 (7件)
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