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J-GLOBAL ID：201902263458755347   整理番号：19A1861392

ループ遅延補償とADCベースサンプリング位相検出器を用いたタイプIディジタルリングベースPLL

Type-I Digital Ring-Based PLL Using Loop Delay Compensation and ADC-Based Sampling Phase Detector

著者 (5件)： XU Zule (The University of Tokyo) ,  FIRDAUZI Anugerah (Tokyo Institute of Technology) ,  MIYAHARA Masaya (High Energy Accelerator Research Organization) ,  OKADA Kenichi (Tokyo Institute of Technology) ,  MATSUZAWA Akira (Tokyo Institute of Technology)
資料名： IEICE Transactions on Electronics (Web)  (IEICE Transactions on Electronics (Web))
巻： E102.C  号： 7  ページ： 520-529(J-STAGE)  発行年： 2019年 
JST資料番号： U0468A  ISSN： 1745-1353  資料種別： 逐次刊行物 (A)
記事区分： 原著論文  発行国： 日本 (JPN)  言語： 英語 (EN)

抄録/ポイント： 本論文では,リング発振器の雑音寄与を低減するために,広いループ帯域幅を有するタイプIディジタルリングベースPLLについて報告した。フィルタの出力におけるDフリップフロップによるループ遅延を,雑音ピークを低くし,広いループ帯域幅を安定に達成するために補償した。入力参照ジッタは,逐次近似レジスタアナログ-ディジタル変換器(SAR-ADC)に基づくサンプリング位相検出器(SPD)を用いることにより低下した。低電力と低参照スパーの過渡短絡電流を低減するために,積層参照バッファを導入した。タイプI PLLにおける定常状態位相誤差と位相検出器の限られた範囲による同期問題を,TDC支援ループを用いて検討した。ループ安定性と位相雑音を解析し,最小ジッタのトレードオフを示唆した。詳細に解を記述した。65nm CMOSで作製したプロトタイプPLLは,50MHzの参照周波数と2.0GHzの出力周波数で,2.0psのRMSジッタ,3.1mWの電力消費,および0.067mm²の面積を実証した。(翻訳著者抄録)

シソーラス用語： *AD変換器 ,  *復調器 ,  *位相同期ループ ,  帯域幅 ,  ジッタ ,  電力消費 ,  半導体プロセス ,  CMOS ,  リング発振器 ,  双安定回路 ,  短絡電流 ,  位相雑音
準シソーラス用語： ADC【変換器】 ,  CMOSプロセス ,  *PLL【信号】 ,  アナログディジタル変換器 ,  フリップフロップ回路 ,  *位相検出器

著者キーワード (3件)： タイプI ,  ディジタル位相同期ループ ,  リングベースPLL

分類 (2件)： 発振回路  (NC05020Y) ,  AD・DA変換回路  (NC05080M)

引用文献 (30件)：

• [1] N.D. Dalt, “An Analysis of Phase Noise in Realigned VCOs,” IEEE Trans. Circuits Syst. II Express Briefs, vol.61, no.3, pp.143-147, 2014. 10.1109/tcsii.2013.2296195
• [2] F. Gardner, “Charge-Pump Phase-Lock Loops,” IEEE Trans. Communications, vol.28, no.11, pp.1849-1858, Nov. 1980. 10.1109/tcom.1980.1094619
• [3] H. Hedayati, W. Khalil, and B. Bakkaloglu, “A 1 MHz Bandwidth, 6 GHz 0.18 μm CMOS Type-I ΔΣ Fractional-N Synthesizer for WiMAX Applications (Vol 44, pg 3244, 2009),” IEEE J. Solid-State Circuits, vol.45, no.6, p.1256, 2010. 10.1109/jssc.2010.2048616
• [4] S. Shekhar, D. Gangopadhyay, E.-C. Woo, and D.J. Allstot, “A 2.4-GHz Extended-Range Type-I ΣΔ Fractional-N Synthesizer With 1.8-MHz Loop Bandwidth and -110-dBc/Hz Phase Noise,” IEEE Trans. Circuits Syst. II Express Briefs, vol.58, no.8, pp.472-476, 2011. 10.1109/tcsii.2011.2158752
• [5] A. Sharkia, S. Aniruddhan, S. Shekhar, and S. Mirabbasi, “A high-performance, yet simple to design, digital-friendly type-I PLL,” IEEE CICC2015, vol.2015-Novem, pp.5-8, 2015. 10.1109/cicc.2015.7338487

タイトルに関連する用語 (8件)： ループ ,  遅延 ,  補償 ,  ADC ,  サンプリング ,  位相検出器 ,  タイプ ,  PLL