特許
J-GLOBAL ID：201903002705503090

メモリ素子

発明者：
鄭 智 賢

鄭 智 賢 について

, 
朴 哉 ヒョン

朴 哉 ヒョン について


出願人/特許権者：
三星電子株式会社

三星電子株式会社 について


代理人 (1件)： 特許業務法人共生国際特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2018-224498
公開番号（公開出願番号）：特開2019-102817
出願日： 2018年11月30日
公開日（公表日）： 2019年06月24日
要約：
【課題】相対的に小さい配線抵抗及び相対的にコンパクトなサイズを有するクロスポイントアレイタイプのメモリ素子を提供する。【解決手段】本発明のメモリ素子は、基板上の第1レベルに位置する第1セルブロックと、基板上の第1レベルと異なる第2レベルに位置する第2セルブロックと、を有し、第1セルブロック及び第2セルブロックのそれぞれは、基板の上面に平行な第1方向に延長されたワードライン、ワードラインの中央地点に連結されるワードラインコンタクト、基板の上面に平行であり、第1方向に交差する第2方向に延長されたビットライン、ビットラインの中央地点に連結されるビットラインコンタクト、及びワードラインとビットラインとの間に配置されたメモリセルを含み、第2セルブロックは、第1セルブロックに対して第1方向及び第2方向のうちの少なくとも一つに沿ってオフセットされる。【選択図】図3
請求項（抜粋）：
メモリ素子であって、 基板上の第1レベルに位置する第1セルブロックと、 前記基板上の前記第1レベルと異なる第2レベルに位置する第2セルブロックと、を有し、 前記第1セルブロック及び前記第2セルブロックのそれぞれは、 前記基板の上面に平行な第1方向に延長されたワードラインと、 前記ワードラインの中央地点に連結されるワードラインコンタクトと、 前記基板の上面に平行であり、前記第1方向に交差する第2方向に延長されたビットラインと、 前記ビットラインの中央地点に連結されるビットラインコンタクトと、 前記ワードラインと前記ビットラインとの間に配置されたメモリセルと、を含み、 前記第2セルブロックは、前記第1セルブロックに対して前記第1方向及び前記第2方向のうちの少なくとも一つに沿ってオフセットされることを特徴とするメモリ素子。
IPC (5件)：
H01L 21/823 ,  H01L 27/105 ,  H01L 43/08 ,  H01L 45/00 ,  H01L 49/00
FI (7件)：
H01L27/105 448 ,  H01L27/105 449 ,  H01L27/105 447 ,  H01L43/08 Z ,  H01L45/00 A ,  H01L45/00 Z ,  H01L49/00 Z
Fターム (19件)：
4M119BB01 ,  4M119CC05 ,  4M119DD42 ,  4M119GG03 ,  5F083FZ10 ,  5F083GA02 ,  5F083GA10 ,  5F083JA36 ,  5F083JA37 ,  5F083JA38 ,  5F083JA39 ,  5F083JA40 ,  5F083JA42 ,  5F083JA56 ,  5F092AA13 ,  5F092AC12 ,  5F092AD03 ,  5F092BB34 ,  5F092EA01
引用特許：
出願人引用 (4件)
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審査官引用 (3件)

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