特許
J-GLOBAL ID：201903004812746730

半導体装置

発明者：
江口 晋吾

江口 晋吾 について


出願人/特許権者：
株式会社半導体エネルギー研究所

株式会社半導体エネルギー研究所 について


公報種別：公開公報
出願番号（国際出願番号）：特願2018-226787
公開番号（公開出願番号）：特開2019-057725
出願日： 2018年12月03日
公開日（公表日）： 2019年04月11日
要約：
【課題】外部ストレスによる亀裂などの破損による形状不良や特性不良などの半導体装置の不良を低減することを目的の一とする。よって、信頼性の高い半導体装置を提供することを目的の一とする。また、作製工程中においても上記不良を低減することで半導体装置の製造歩留まりを向上させることを目的の一とする。【解決手段】一対の第1の耐衝撃層及び第2の耐衝撃層に挟持された半導体集積回路において、半導体集積回路と第2の耐衝撃層との間に衝撃拡散層を有する。外部ストレスに対する耐衝撃層と、その衝撃を拡散する衝撃拡散層とを設けることで、半導体集積回路の単位面積あたりに加えられる力を軽減し、半導体集積回路を保護する。衝撃拡散層は弾性率が低く、破断係数が高い方が好ましい。【選択図】図1
請求項（抜粋）：
第1の層と、 前記第1の層上の第1の樹脂層と、 前記第1の樹脂層上の、複数のトランジスタを有する回路と、 前記回路上の第2の層と、 前記第2の層上のアラミド樹脂層と、を有する半導体装置であって、 前記複数のトランジスタは、それぞれ、半導体層の材料として多結晶シリコンを有し、 前記第1の樹脂層は、前記第1の層よりも弾性率が低く、 前記アラミド樹脂層は、前記第2の層よりも弾性率が低く、 前記半導体装置の最表面の一部は、前記アラミド樹脂層でなることを特徴とする半導体装置。
IPC (4件)：
H01L 21/02 ,  H01L 27/12 ,  H01L 29/786 ,  H01L 21/336
FI (5件)：
H01L27/12 B ,  H01L29/78 618B ,  H01L29/78 626C ,  H01L29/78 627D ,  H01L29/78 619A
Fターム (72件)：
5F110AA30 ,  5F110BB04 ,  5F110BB05 ,  5F110CC02 ,  5F110EE01 ,  5F110EE02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE06 ,  5F110EE07 ,  5F110EE08 ,  5F110EE09 ,  5F110EE14 ,  5F110EE15 ,  5F110EE27 ,  5F110EE30 ,  5F110EE32 ,  5F110EE42 ,  5F110EE43 ,  5F110EE44 ,  5F110EE45 ,  5F110FF01 ,  5F110FF02 ,  5F110FF03 ,  5F110FF09 ,  5F110FF25 ,  5F110FF26 ,  5F110FF30 ,  5F110FF32 ,  5F110GG01 ,  5F110GG02 ,  5F110GG03 ,  5F110GG04 ,  5F110GG13 ,  5F110GG14 ,  5F110GG15 ,  5F110GG24 ,  5F110GG25 ,  5F110GG32 ,  5F110GG43 ,  5F110GG44 ,  5F110GG45 ,  5F110GG47 ,  5F110HJ01 ,  5F110HJ04 ,  5F110HK05 ,  5F110HK40 ,  5F110HL02 ,  5F110HL03 ,  5F110HL04 ,  5F110HL06 ,  5F110HL07 ,  5F110HL08 ,  5F110HL22 ,  5F110HL24 ,  5F110HM15 ,  5F110NN03 ,  5F110NN22 ,  5F110NN23 ,  5F110NN24 ,  5F110NN34 ,  5F110NN35 ,  5F110NN40 ,  5F110NN78 ,  5F110PP01 ,  5F110PP03 ,  5F110PP10 ,  5F110PP34 ,  5F110PP35 ,  5F110QQ11 ,  5F110QQ16 ,  5F110QQ28
引用特許：
出願人引用 (5件)
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審査官引用 (5件)
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