特許
J-GLOBAL ID：201903007605546738

高度ナノメートルフラッシュメモリ装置において使用される改良形トランジスタ設計

発明者：
グエン フン クオック

グエン フン クオック について

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トラン ヒュー ヴァン

トラン ヒュー ヴァン について

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リ アイン

リ アイン について

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ヴー トゥアン

ヴー トゥアン について


出願人/特許権者：
シリコン ストーリッジ テクノロージー インコーポレイテッド

シリコン ストーリッジ テクノロージー インコーポレイテッド について


代理人 (9件)： 田中 伸一郎 ,  弟子丸 健 ,  大塚 文昭 ,  西島 孝喜 ,  須田 洋之 ,  上杉 浩 ,  近藤 直樹 ,  那須 威夫 ,  岩崎 吉信
公報種別：公開公報
出願番号（国際出願番号）：特願2018-231512
公開番号（公開出願番号）：特開2019-067480
出願日： 2018年12月11日
公開日（公表日）： 2019年04月25日
要約：
【課題】高度ナノメートルフラッシュメモリデバイスにおいて使用される感知回路の改良形PMOS及びNMOSトランジスタデザイン技術を提供する。【解決手段】メモリデバイスに用いられるデコーダにおいて、ビット線から受信するように構成された複数の受信ブロック700、701〜707は、それぞれ近接効果及びSTI効果の異なる2種類のトランジスタから構成される。またPMOS及びNMOSトランジスタそれぞれにおいて2種類のトランジスタを感知回路に使用し、アナログ回路の性能を向上させる。【選択図】図7
請求項（抜粋）：
メモリデバイスにおいて使用される感知回路であって、 選択されたメモリセルに結合された、P-LDE1トランジスタ及び1つ以上のN-LDE2トランジスタを含む第1の回路ブロックと、 参照メモリセルに結合された、P-LDE1トランジスタと、1つ以上のN-LDE2トランジスタとを含む第2の回路ブロックと、 前記選択されたメモリセル内に記憶されたデータを示す出力を生成するために、前記第1の回路ブロック及び前記第2の回路ブロックに結合された第3の回路ブロックと、を備える、感知回路。
IPC (5件)：
G11C 7/06 ,  G11C 7/14 ,  G11C 5/02 ,  H01L 21/823 ,  H01L 27/092
FI (5件)：
G11C7/06 110 ,  G11C7/14 ,  G11C5/02 100 ,  H01L27/092 L ,  H01L27/092 K
Fターム (9件)：
5F048AB01 ,  5F048AC01 ,  5F048AC03 ,  5F048BD01 ,  5F048BE09 ,  5F048BF15 ,  5F048BF16 ,  5F048BF18 ,  5F048BG13
引用特許：
審査官引用 (4件)
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