特許
J-GLOBAL ID：201003089555642668

半導体装置の製造方法

発明者：
加門 和也

加門 和也 について


出願人/特許権者：
株式会社ルネサステクノロジ

株式会社ルネサステクノロジ について


代理人 (7件)： 深見 久郎 ,  森田 俊雄 ,  仲村 義平 ,  堀井 豊 ,  野田 久登 ,  酒井 將行 ,  荒川 伸夫
公報種別：公開公報
出願番号（国際出願番号）：特願2008-181456
公開番号（公開出願番号）：特開2010-021416
出願日： 2008年07月11日
公開日（公表日）： 2010年01月28日
要約：
【課題】ウエル近接効果の発生を抑制することができる半導体装置の製造方法を提供する。【解決手段】半導体装置の製造方法においては、半導体基板SUBの主表面上に反射防止膜BKが形成される。その反射防止膜BK上に、パターン端部において半導体基板SUB側に向かって広がるような傾斜を有するレジストパターンPR1が形成される。そのレジストパターンPR1をマスクとして半導体基板SUBの主表面にイオンが注入される。【選択図】図2
請求項（抜粋）：
半導体基板の主表面上に反射防止膜を形成する工程と、 前記反射防止膜上に、パターン端部において前記パターンが前記半導体基板側に向かって広がるような傾斜を有するレジストパターンを形成する工程と、 前記レジストパターンをマスクとして前記半導体基板の前記主表面にイオンを注入する工程とを備えた、半導体装置の製造方法。
IPC (5件)：
H01L 21/266 ,  H01L 21/027 ,  H01L 21/336 ,  H01L 29/78 ,  H01L 27/08
FI (6件)：
H01L21/265 M ,  H01L21/30 574 ,  H01L21/30 576 ,  H01L29/78 301Y ,  H01L29/78 301F ,  H01L27/08 331D
Fターム (36件)：
5F046BA03 ,  5F046DA07 ,  5F046DA30 ,  5F046PA01 ,  5F048AA07 ,  5F048AC03 ,  5F048BA01 ,  5F048BA14 ,  5F048BB05 ,  5F048BB08 ,  5F048BB12 ,  5F048BC06 ,  5F048BE01 ,  5F048BE03 ,  5F048BE10 ,  5F048BF06 ,  5F048BF16 ,  5F048BG13 ,  5F048DA25 ,  5F140AA00 ,  5F140BF04 ,  5F140BF11 ,  5F140BF18 ,  5F140BG08 ,  5F140BG34 ,  5F140BG45 ,  5F140BH15 ,  5F140BJ01 ,  5F140BJ08 ,  5F140BK13 ,  5F140BK34 ,  5F140BK39 ,  5F140CB04 ,  5F140CB08 ,  5F140CE14 ,  5F140CF04
引用特許：
出願人引用 (2件) 審査官引用 (7件)
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引用文献：
審査官引用 (1件)
  • CMOS Vt-Control Improvement through Implant Lateral Scatter Elimination

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