特許
J-GLOBAL ID：201903010344560380

半導体記憶装置

発明者：
二山 拓也

二山 拓也 について


出願人/特許権者：
東芝メモリ株式会社

東芝メモリ株式会社 について


代理人 (5件)： 蔵田 昌俊 ,  野河 信久 ,  峰 隆司 ,  河野 直樹 ,  鵜飼 健
公報種別：特許公報
出願番号（国際出願番号）：特願2017-561446
特許番号：特許第6571208号
出願日： 2016年01月13日
請求項（抜粋）：
【請求項1】 半導体基板上に設けられたロウデコーダと、 前記ロウデコーダの上方に設けられ、第1ブロックを備えたメモリセルアレイと を具備し、前記第1ブロックは、前記半導体基板の面内方向である第1方向と、前記面内方向であって且つ前記第1方向と異なる第2方向とで形成される第1平面に沿って拡がり、前記第2方向に沿って第1の幅を有する第1領域と、 前記第1平面に沿って拡がり、前記第2方向に沿って前記第1の幅より大きい第2の幅を有し、前記第1方向で前記第1領域と隣り合う第2領域と、 前記第1平面に沿って拡がり、前記第2方向に沿って前記第1の幅より小さい第3の幅を有し、前記第1領域と前記第2領域との間に位置し、両者を接続する第3領域と を備え、前記第1乃至第3領域は、前記半導体基板の鉛直方向である第3方向に沿って積層された複数の第1ワード線を含み、前記第1領域は、最上層の第1ワード線上に設けられた第1セレクトゲート線を更に含み、 前記メモリセルアレイは、前記第1領域と前記第2領域との間の第1の溝を埋め込み、前記第3領域に前記第2方向で接する第1絶縁層と、 前記第1絶縁層中に設けられ、前記ロウデコーダに電気的に接続される第1コンタクトプラグと、 前記第1セレクトゲート線と前記第1コンタクトプラグとを接続する第1配線層と を更に備える半導体記憶装置。
IPC (5件)：
H01L 27/1155 ( 201 7.01) ,  H01L 27/1158 ( 201 7.01) ,  H01L 21/336 ( 200 6.01) ,  H01L 29/788 ( 200 6.01) ,  H01L 29/792 ( 200 6.01)
FI (3件)：
H01L 27/115 6 ,  H01L 27/115 2 ,  H01L 29/78 371
引用特許：
審査官引用 (4件)
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