特許
J-GLOBAL ID:201503019647768705
半導体装置
発明者:
,
出願人/特許権者:
公報種別:公開公報
出願番号(国際出願番号):特願2015-022865
公開番号(公開出願番号):特開2015-144279
出願日: 2015年02月09日
公開日(公表日): 2015年08月06日
要約:
【課題】データの保持期間を確保しつつ、単位面積あたりの記憶容量を高めることができる記憶装置の提供する。【解決手段】複数のビット線を幾つかのグループに分割し、複数のワード線も幾つかのグループに分割する。そして、一のグループに属するビット線に接続されたメモリセルには、一のグループに属するワード線が接続されるようにする。さらに、複数のビット線は、複数のビット線駆動回路102a〜102cによってグループごとにその駆動が制御されるようにする。複数のビット線駆動回路と、ワード線駆動回路101とを含めた駆動回路上に、セルアレイ103a〜103cを形成する。駆動回路とセルアレイが重なるように三次元化する。【選択図】図1
請求項(抜粋):
第1の駆動回路と、
第2の駆動回路と、
第3の駆動回路と、
第1のメモリセルと、
第2のメモリセルと、を有し、
前記第1の駆動回路は、第1のビット線を駆動する機能を有し、
前記第2の駆動回路は、第2のビット線を駆動する機能を有し、
前記第3の駆動回路は、第1のワード線を駆動する機能を有し、
前記第3の駆動回路は、第2のワード線を駆動する機能を有し、
前記第1のメモリセルは、第1のトランジスタと、第1の容量素子とを有し、
前記第1のトランジスタのゲートは、前記第1のワード線と電気的に接続され、
前記第1のトランジスタのソース又はドレインの一方は、前記第1のビット線と電気的に接続され、
前記第1のトランジスタのソース又はドレインの他方は、前記第1の容量素子の電極と電気的に接続され、
前記第2のメモリセルは、第2のトランジスタと、第2の容量素子とを有し、
前記第2のトランジスタのゲートは、前記第2のワード線と電気的に接続され、
前記第2のトランジスタのソース又はドレインの一方は、前記第2のビット線と電気的に接続され、
前記第2のトランジスタのソース又はドレインの他方は、前記第2の容量素子の電極と電気的に接続され、
前記第1のメモリセルを有するセルアレイは、前記第1の駆動回路と重なる領域を有し、
前記第2のメモリセルを有するセルアレイは、前記第2の駆動回路と重なる領域を有し、
前記第1のトランジスタの活性層は、第1の酸化物半導体層を有し、
前記第2のトランジスタの活性層は、第2の酸化物半導体層を有し、
前記第1の酸化物半導体層は、結晶性を有し、
前記第2の酸化物半導体層は、結晶性を有することを特徴とする半導体装置。
IPC (7件):
H01L 21/824
, H01L 27/108
, H01L 21/823
, H01L 27/088
, H01L 29/786
, H01L 21/336
, G11C 11/401
FI (11件):
H01L27/10 681B
, H01L27/10 621Z
, H01L27/10 671C
, H01L27/10 671Z
, H01L27/10 681F
, H01L27/10 681A
, H01L27/08 102E
, H01L29/78 613B
, H01L29/78 618B
, H01L29/78 618Z
, G11C11/34 371K
Fターム (129件):
5F048AB01
, 5F048AC10
, 5F048BA16
, 5F048BA20
, 5F048BF11
, 5F048BG13
, 5F048CB01
, 5F083AD02
, 5F083AD21
, 5F083GA06
, 5F083GA10
, 5F083GA11
, 5F083GA25
, 5F083GA28
, 5F083HA02
, 5F083HA06
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, 5M024PP02
, 5M024PP03
, 5M024PP05
, 5M024PP08
, 5M024PP09
引用特許:
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