特許
J-GLOBAL ID：201903014211445223
パケット処理装置及びそのメモリアクセス制御方法
発明者：
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出願人/特許権者：
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代理人 (1件)：
特許業務法人アテンダ国際特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2018-096227
公開番号（公開出願番号）：特開2019-200698
出願日： 2018年05月18日
公開日（公表日）： 2019年11月21日
要約：
【課題】仮想化環境での使用を前提とした、汎用デバイスから構成される汎用装置で、検索テーブルへの高いメモリアクセス性能を有するパケット処理装置を提供する。【解決手段】パケット処理においてCPU201からアクセスされるテーブルを記憶したHMC300と、CPU201からのHMC300300の前記テーブルへのメモリアクセスを制御するHMCコントローラ100とを備えたパケット処理装置であって、HMCは並列アクセス可能なS個のブロック(Vault)に区画されており、前記各ブロックは並列アクセス可能なN個のバンクに区画されており、前記テーブルは分割されてHMC300の前記バンクに分散して記憶されており、HMCコントローラ300は、前記アクセスリクエストに対してアクセス対象データが格納されているブロック及びバンクを特定して前記HMC300にアクセスする。【選択図】図1
請求項（抜粋）：
パケット処理において演算装置からアクセスされるテーブルを記憶した記憶装置と、前記演算装置からの前記記憶装置の前記テーブルへのアクセスリクエストに基づき前記記憶装置へのメモリアクセスを制御する制御装置とを備えたパケット処理装置であって、
前記記憶装置の記憶領域は互いに並列アクセス可能なS個(Sは2以上の自然数)のブロックに区画されており、
前記各ブロックの記憶領域は互いに並列アクセス可能なN個(Nは2以上の自然数)のバンクに区画されており、
前記テーブルは分割されて前記記憶装置の前記バンクに分散して記憶されており、
前記制御装置は、前記アクセスリクエストに対してアクセス対象データが格納されているブロック及びバンクを特定して前記記憶装置にアクセスする
ことを特徴とするパケット処理装置。
IPC (2件)：
FI (2件)：
G06F12/06 550B
, H04L12/771
5B160CA12
, 5K030GA01
, 5K030HA08
, 5K030KA01
, 5K030KA02
, 5K030KA11
