特許
J-GLOBAL ID：201903016036268200

複数のデータ・タイプのためのデータ・ストレージ

発明者：
プラカシュ エス.ラムラキーヤニ

プラカシュ エス.ラムラキーヤニ について

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アンドレアス ラース サンドバーグ

アンドレアス ラース サンドバーグ について

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ニコス ニコレリース

ニコス ニコレリース について

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シュテファン ディーシュテルホルスト

シュテファン ディーシュテルホルスト について


出願人/特許権者：
エイアールエム リミテッド

エイアールエム リミテッド について


代理人 (1件)： 特許業務法人浅村特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2018-213366
公開番号（公開出願番号）：特開2019-096307
出願日： 2018年11月14日
公開日（公表日）： 2019年06月20日
要約：
【課題】プロセッサ回路から入力アドレスを受信するための入力アドレス・ポートを含む装置を提供する。【解決手段】装置1200の変換索引バッファ(TLB)1230は、入力アドレスと出力アドレスとの間の変換を出力アドレス空間に記憶する。出力アドレス・ポート1240は出力アドレスを出力する。入力データ・ポート1250はデータを受信する。キャッシュ1260はデータを記憶する。出力データ・ポート1270は、キャッシュに記憶されたデータを出力する。制御回路1280は、キャッシュに入力アドレスと出力アドレスとの間の変換を記憶させる。制御回路は、プロセッサ要素1220から入力アドレス・ポート1210を介して受信した入力アドレスがTLB及びキャッシュにないことに応答して、ページ・ウォークを発生させるために信号を出す。【選択図】図12
請求項（抜粋）：
プロセッサ回路から入力アドレスを受信するための入力アドレス・ポートと、 前記入力アドレスと出力アドレスとの間の変換を出力アドレス空間に記憶するためのアドレス・ストレージと、 前記出力アドレスを出力するための出力アドレス・ポートと、 データを受信するための入力データ・ポートと、 前記データを複数の場所のうちの1つに記憶するためのデータ・ストレージと、 前記データ・ストレージに記憶された前記データを出力するための出力データ・ポートと、 前記データ・ストレージに前記入力アドレスと前記出力アドレスとの間の前記変換を記憶させるための制御回路と を備え、 前記制御回路が、前記入力アドレスが前記アドレス・ストレージ及び前記データ・ストレージにないことに応答してページ・ウォークを発生させるための信号を出すように適合される、装置。
IPC (4件)：
G06F 12/102 ,  G06F 13/14 ,  G06F 13/12 ,  G06F 12/121
FI (4件)：
G06F12/1027 120 ,  G06F13/14 320B ,  G06F13/12 340B ,  G06F12/121 100
Fターム (5件)：
5B205JJ13 ,  5B205MM01 ,  5B205MM51 ,  5B205QQ06 ,  5B205VV04
引用特許：
出願人引用 (6件)
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審査官引用 (8件)
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