クランプビットラインセンス増幅器をダミーセル平均読取方式と互換性を持たせた高密度次世代メモリのアレイ設計

ZHANG Ziyue; OHSAWA Takashi

文献

J-GLOBAL ID：202002287614868866 整理番号：20A2212823

クランプビットラインセンス増幅器をダミーセル平均読取方式と互換性を持たせた高密度次世代メモリのアレイ設計

Array Design of High-Density Emerging Memories Making Clamped Bit-Line Sense Amplifier Compatible with Dummy Cell Average Read Scheme

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資料名：
巻： E103.C 号： 8 ページ： 372-380(J-STAGE) 発行年： 2020年
JST資料番号： U0468A ISSN： 1745-1353 資料種別：逐次刊行物 (A)
記事区分：原著論文発行国：日本 (JPN) 言語：英語 (EN)

センス増幅器で使用される基準電流は,次世代メモリの単一エンド読取法における重要因子である。ダミーセル平均読取方式は,データセンシングのための正確な基準電流を生成するために,アレイ内のダミーセルの複数ペアを使用する。これまでの研究では,ダミーセル平均読取方式と互換性のある電流ミラーセンス増幅器(CMSA)を採用した。しかしながら,クランプビットラインセンス増幅器(CBLSA)は,CMSAと比較して,より高いセンシング速度と低い電力消費を有する。したがって,ダミーセル平均読取方式にCBLSAを適用することは,性能を強化することが期待される。本論文は,CBLSAとダミーセル平均読取方式の直接組合せが,センスマージン劣化をもたらすことを明らかにした。この問題を解決するために,新しいアレイ設計を提案して,CBLSAをダミーセル平均読取方式と互換性を持たせた。電流ミラー構造を用いて,CBLSAを直接短絡させないようにした。シミュレーション結果は,最小センシング可能トンネル磁気抵抗比(TMRR)が14.3%から1%まで拡張できることを示した。TMRRが70%以上のとき,提案したセンシング方式のアクセス速度は2ns以下であり,これは以前の研究よりも約2倍高かった。そして,この回路設計は,従来の研究と比較して,1つの読取サイクルにおけるエネルギー消費がちょうど半分である。提案したアレイアーキテクチャにおいて,すべてのダミーセルは,制御トランジスタを使用する代わりに,低抵抗金属配線によって,常に完全に分離した領域で短絡できる。この構造はダミーセル平均化効果の増加に寄与する。そのうえ,アレイレベルのシミュレーションでは,このアレイ設計があらゆるデータセルにアクセスできることを検証した。この設計は,STT-MRAMを含む任意の種類の抵抗可変次世代メモリに一般的に適用可能である。(翻訳著者抄録)

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半導体集積回路

引用文献 (13件)：

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