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J-GLOBAL ID:201801011041431008   Update date: Sep. 01, 2020

Kanamoto Toshiki

カナモト トシキ | Kanamoto Toshiki
Affiliation and department:
Homepage URL  (1): https://www.eit.hirosaki-u.ac.jp/~kana/
Papers (24):
Patents (10):
Lectures and oral presentations  (24):
  • An on-chip load model for off-chip PDN analysis considering interdependency between supply voltage, current profile and clock latency
    (2018 IEEE 22nd Workshop on Signal and Power Integrity, SPI 2018 - Proceedings 2018)
  • モバイル機器向け3D-ICの放熱促進方法
    (電気学会全国大会講演論文集(CD-ROM) 2018)
  • PowerMOSデバイス熱設計のためのボンディングワイヤモデルの構築
    (電気関係学会東北支部連合大会講演論文集(CD-ROM) 2017)
  • 容量素子最適化のためのLSI・パッケージ・ボード電源網解析モデルの構築
    (電気関係学会東北支部連合大会講演論文集(CD-ROM) 2017)
  • ランダム遅延素子を用いた非同期式回路の耐タンパ性向上に関する一考察
    (電気関係学会東北支部連合大会講演論文集(CD-ROM) 2017)
more...
Professional career (1):
  • 博士(情報科学) (大阪大学)
Awards (1):
  • 2003/07 - IPSJ SLDM Best Paper Award
Association Membership(s) (3):
INFORMATION PROCESSING SOCIETY OF JAPAN ,  THE INSTITUTE OF ELECTRONICS, INFORMATION AND COMMUNICATION ENGINEERS ,  The Institute of Electrical and Electronics Engineers, Inc.
※ Researcher’s information displayed in J-GLOBAL is based on the information registered in researchmap. For details, see here.

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