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J-GLOBAL ID：200902247718319940   Reference number：08A0224645

Fault Simulation and Test Generation for Transistor Shorts Using Stuck-at Test Tools

縮退テストツールを用いたトランジスタ短絡に対する故障シミュレーションとテスト生成

Author (5)： HIGAMI Yoshinobu (Ehime Univ., Matsuyama-shi, JPN) ,  SALUJA Kewal K. (Univ. Wisconsin-Madison, USA) ,  TAKAHASHI Hiroshi (Ehime Univ., Matsuyama-shi, JPN) ,  KOBAYASHI Shin-ya (Ehime Univ., Matsuyama-shi, JPN) ,  TAKAMATSU Yuzo (Ehime Univ., Matsuyama-shi, JPN)
Material： IEICE Transactions on Information and Systems (Institute of Electronics, Information and Communication Engineers)  (IEICE Trans Inf Syst (Inst Electron Inf Commun Eng))
Volume： E91-D  Issue： 3  Page： 690-699  Publication year： Mar. 01, 2008 
JST Material Number： L1371A  ISSN： 0916-8532  Document type： Article
Article type： 原著論文  Country of issue： Japan (JPN)  Language： ENGLISH (EN)

Thesaurus term： *transistor ,  *short circuit fault ,  *fault detection ,  computer simulation ,  CAD ,  VLSI ,  stuck-fault ,  model
Semi thesaurus term： fault simulation ,  test generation ,  failure model

JST classification (1)： Measurement,testing and reliability of solid-state devices  (NC03040G)

Reference (10)：

• AITKEN, R. C. Fault location with current monitoring. Proc. Int. Test Conf., 1991. 1991, 623-632
• MAO, W. Quietest : A quiescent current testing methodology for detecting leakage faults. Dig. Int. Conf. on Computer-Aided Design, Nov. 1990. 1990, 280-283
• WEN, X. Transistor leakage fault location with IDDQ measurement. Proc. Asian Test Symp., 1995. 1995, 51-57
• FAN, X. A novel stuck-at based method for transistor stuck-open fault diagnosis. Proc. Int. Test Conf., 2005. 2005, 378-386
• FAN, X. A gate-level method for transistor-level bridging faults diagnosis. Proc. VLSI Test Symp., 2006. 2006, 266-271

Terms in the title (7)： 縮退 ,  テスト ,  ツール ,  トランジスタ ,  短絡 ,  故障シミュレーション ,  テスト生成