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J-GLOBAL ID:200903003170367795

半導体装置およびその製造方法

Inventor:
Applicant, Patent owner:
Agent (1): 速水 進治
Gazette classification:公開公報
Application number (International application number):2004144652
Publication number (International publication number):2005327902
Application date: May. 14, 2004
Publication date: Nov. 24, 2005
Summary:
【課題】 高誘電率膜を含むN型MOSFETおよびP型MOSFETを備えた半導体装置において、閾値電圧を低下させることにより所望の範囲で閾値電圧を制御可能とするとともに、ゲートリーク電流の増大を抑制する。【解決手段】 半導体装置100は、シリコン基板102と、シリコン基板102上に形成された第一の高誘電率膜111および多結晶シリコン膜114を含むN型MOSFET118と、シリコン基板102上に、N型MOSFET118に並置して形成された第二の高誘電率膜112および多結晶シリコン膜114とを含むP型MOSFET120と、を備える。第二の高誘電率膜112の膜厚は、第一の高誘電率膜111よりも薄く形成される。第一の高誘電率膜111および第二の高誘電率膜112は、HfおよびZrからなる群から選択される一または二以上の元素を含む。【選択図】 図1
Claim (excerpt):
半導体基板と、 前記半導体基板上に形成され、HfおよびZrからなる群から選択される元素を含む第一の高誘電率膜により構成された第一のゲート絶縁膜と、前記第一のゲート絶縁膜上に、前記第一の高誘電率膜に接して設けられた多結晶シリコン膜により構成された第一のゲート電極と、を含むN型MOSFETと、 前記半導体基板上に、前記N型MOSFETに並置して形成され、HfおよびZrからなる群から選択される一または二以上の元素を含む第二の高誘電率膜により構成された第二のゲート絶縁膜と、前記第二のゲート絶縁膜上に、前記第二の高誘電率膜に接して設けられた多結晶シリコン膜により構成された第二のゲート電極と、を含むP型MOSFETと、 を備え、 前記第二の高誘電率膜の膜厚は、前記第一の高誘電率膜よりも薄いことを特徴とする半導体装置。
IPC (3):
H01L21/8238 ,  H01L27/092 ,  H01L29/78
FI (2):
H01L27/08 321D ,  H01L29/78 301G
F-Term (40):
5F048AA01 ,  5F048AA07 ,  5F048AC03 ,  5F048BA01 ,  5F048BB06 ,  5F048BB07 ,  5F048BB11 ,  5F048BB16 ,  5F048BB17 ,  5F048BE03 ,  5F048BG13 ,  5F140AA06 ,  5F140AA21 ,  5F140AA24 ,  5F140AA39 ,  5F140AB03 ,  5F140BA01 ,  5F140BD01 ,  5F140BD02 ,  5F140BD04 ,  5F140BD05 ,  5F140BD09 ,  5F140BD11 ,  5F140BD13 ,  5F140BD15 ,  5F140BD17 ,  5F140BE03 ,  5F140BE07 ,  5F140BE09 ,  5F140BE10 ,  5F140BE14 ,  5F140BE17 ,  5F140BF01 ,  5F140BF04 ,  5F140BG08 ,  5F140BG32 ,  5F140BG38 ,  5F140BG53 ,  5F140BK12 ,  5F140BK21
Patent cited by the Patent:
Cited by applicant (1) Cited by examiner (5)
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