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J-GLOBAL ID：200903008665760096

半導体装置

Inventor：
稲葉 聡

About 稲葉 聡

, 
大内 和也

About 大内 和也


Applicant, Patent owner：
株式会社東芝

About 株式会社東芝


Agent (1)： 鈴江 武彦 (外6名)
Gazette classification：公開公報
Application number (International application number)：2000297672
Publication number (International publication number)：2002110963
Application date： Sep. 28, 2000
Publication date： Apr. 12, 2002
Summary：
【要約】【課題】ゲート長の微細化に対応し、完全空乏化素子として動作させることができ、ジュール熱に起因した発熱や基板浮遊効果が低減できる半導体装置を提供する。【解決手段】p型半導体基板11上に形成され、p型の半導体層を有する基板突起部11Aと、基板突起部11Aの半導体層上にゲート絶縁膜13を介して形成されたゲート電極14と、ゲート電極14を挟むように基板突起部11Aの半導体層内に形成された第2導電型のソース領域15及びドレイン領域16と、基板突起部11Aを挟む半導体基板11上に形成された素子分離絶縁膜12と、素子分離絶縁膜12及び基板突起部11A下の半導体基板11内に形成された第1導電型の不純物領域17とを有する。
Claim (excerpt)：
第1導電型の半導体基板上に形成され、第1導電型の半導体層を有する突起部と、前記突起部の少なくとも側面上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極を挟むように前記突起部の半導体層内に形成された第2導電型のソース領域及びドレイン領域と、前記突起部を挟むように前記半導体基板上に形成された第1、第2素子分離絶縁膜と、前記第1素子分離絶縁膜下の前記半導体基板内に形成された第1導電型の第1不純物領域と、前記第2素子分離絶縁膜下の前記半導体基板内に形成された第1導電型の第2不純物領域とを具備し、前記第1不純物領域と第2不純物領域は、前記突起部下の前記半導体基板内で接続していることを特徴とする半導体装置。
F-Term (8)：
5F040DB05 ,  5F040DC01 ,  5F040EB11 ,  5F040EC07 ,  5F040EC22 ,  5F040EE02 ,  5F040EF18 ,  5F040FC06
Patent cited by the Patent：
Cited by examiner (15)
  • 改良された絶縁ゲート型トランジスタを有する半導体装置
    Gazette classification：公開公報   Application number：特願平4-106856   Applicant：キヤノン株式会社
  • 半導体装置
    Gazette classification：公開公報   Application number：特願平5-090220   Applicant：川崎製鉄株式会社
  • 半導体装置
    Gazette classification：公開公報   Application number：特願平5-090219   Applicant：川崎製鉄株式会社
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