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J-GLOBAL ID：200903009138621998

半導体装置およびその製造方法

Inventor：
西 眞弘

About 西 眞弘


Applicant, Patent owner：
ユーディナデバイス株式会社

About ユーディナデバイス株式会社


Agent (1)： 片山 修平
Gazette classification：公開公報
Application number (International application number)：2005105161
Publication number (International publication number)：2006286952
Application date： Mar. 31, 2005
Publication date： Oct. 19, 2006
Summary：
【課題】 ゲート・ドレイン間の寄生容量Cgdを低下させてさらに耐圧を向上させることができる半導体装置を提供する。【解決手段】 半導体装置100は、半導体層(1)上に設けられたゲート電極(5)と、ゲート電極(5)を挟むように半導体層(1)上に設けられたソース電極(3)およびドレイン電極(4)と、ソース電極(3)からゲート電極(5)の上方を通過してゲート電極(5)とドレイン電極(4)との間まで延在し、かつ、当該延在した領域に接合部(6a)を有するソースウォール(6)と、接合部(6a)に接合され、かつ、接合部(6a)よりもドレイン電極(4)側に延在する領域を有する電極部(8)とを備える。【選択図】 図1
Claim (excerpt)：
半導体層上に設けられたゲート電極と、 前記ゲート電極を挟むように前記半導体層上に設けられたソース電極およびドレイン電極と、 前記ソース電極から前記ゲート電極の上方を通過して前記ゲート電極と前記ドレイン電極との間まで延在し、かつ、当該延在した領域に接合部を有するソースウォールと、 前記接合部に接合され、かつ、前記接合部よりも前記ドレイン電極側に延在する領域を有する電極部とを備えることを特徴とする半導体装置。
IPC (3)：
H01L 29/812 ,  H01L 29/778 ,  H01L 21/338
FI (1)：
H01L29/80 H
F-Term (20)：
5F102FA00 ,  5F102FA01 ,  5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ02 ,  5F102GJ03 ,  5F102GJ04 ,  5F102GJ05 ,  5F102GJ10 ,  5F102GQ01 ,  5F102GR10 ,  5F102GR11 ,  5F102GV01 ,  5F102GV05 ,  5F102GV07 ,  5F102GV08 ,  5F102HC11 ,  5F102HC15 ,  5F102HC30
Patent cited by the Patent：
Cited by applicant (1) Cited by examiner (5)
  • 化合物半導体装置
    Gazette classification：公開公報   Application number：特願平3-245478   Applicant：松下電器産業株式会社
  • 特開平3-035536
  • 電力用半導体装置
    Gazette classification：公開公報   Application number：特願2003-327654   Applicant：株式会社東芝
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