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J-GLOBAL ID：200903010652437851

高耐圧半導体素子

Inventor：
山口 正一

About 山口 正一


Applicant, Patent owner：
株式会社東芝

About 株式会社東芝


Agent (1)： 外川 英明
Gazette classification：公開公報
Application number (International application number)：1999062470
Publication number (International publication number)：2000260984
Application date： Mar. 10, 1999
Publication date： Sep. 22, 2000
Summary：
【要約】【課題】 本発明は、低オン抵抗と高速スイッチング性能を同時に備える高耐圧半導体素子の実現を図る。【解決手段】 第1導電型ドレイン層1と、第1導電型ドレイン層1上に形成され、横方向に交互に繰り返し配列された第1導電型半導体層2及び第2導電型半導体層3と、第1導電型半導体層2及び第2導電型半導体層3上に形成された第1導電型ベース層4と、第1導電型ベース層4に隣接して形成された第2導電型ベース層5と、第2導電型ベース層5の表面に形成された第1導電型ソース層6と、第1導電型ソース層6と第1導電型ベース層4との間の第2導電型ベース層5表面に対向してゲート絶縁膜7を介して設けられたゲート電極8と、第1導電型ドレイン層1に形成された第1の主電極9と、第1導電型ソース層6に形成された第2の主電極10とを具備することを特徴とする高耐圧半導体素子。
Claim (excerpt)：
第1導電型ドレイン層と、この第1導電型ドレイン層に接して形成され、オン状態でドリフト電流を流すとともにオフ状態で空乏化する第1導電型半導体層と、前記第1導電型ドレイン層及び前記第1導電型半導体層に接して形成され、オフ状態で空乏化する第2導電型半導体層と、前記第1導電型半導体層及び前記第2導電型半導体層に接して形成された第1導電型ベース層と、前記第1導電型ベース層に接して形成された第2導電型ベース層と、前記第2導電型ベース層の表面に形成された第1導電型ソース層と、前記第1導電型ソース層と前記第1導電型ベース層との間の前記第2導電型ベース層表面に対向してゲート絶縁膜を介して設けられたゲート電極と、前記第1導電型ドレイン層に形成された第1の主電極と、前記第1導電型ソース層に形成された第2の主電極とを具備することを特徴とする高耐圧半導体素子。
FI (4)：
H01L 29/78 653 C ,  H01L 29/78 301 V ,  H01L 29/78 652 C ,  H01L 29/78 652 F
F-Term (10)：
5F040DA22 ,  5F040DB04 ,  5F040EB01 ,  5F040EB13 ,  5F040EC20 ,  5F040EE01 ,  5F040EE03 ,  5F040EE04 ,  5F040EF18 ,  5F040EM01
Patent cited by the Patent：
Cited by examiner (4)
  • 高電圧MOSFET構造
    Gazette classification：公開公報   Application number：特願平10-318826   Applicant：ハリスコーポレイション
  • パワーMOSFET
    Gazette classification：公開公報   Application number：特願平6-076503   Applicant：シーメンスアクチエンゲゼルシヤフト
  • 半導体装置及びその製造方法
    Gazette classification：公開公報   Application number：特願平9-004918   Applicant：富士電機株式会社
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