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J-GLOBAL ID：200903011083684396

半導体装置の製造方法

Inventor：
宮本 秀信

About 宮本 秀信


Applicant, Patent owner：
日本電気株式会社

About 日本電気株式会社


Agent (1)： 京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：1997326678
Publication number (International publication number)：1999162982
Application date： Nov. 27, 1997
Publication date： Jun. 18, 1999
Summary：
【要約】【課題】隣接配線間寄生容量の小さい微細な溝配線の形成方法を提供する。【解決手段】層間絶縁膜(酸化シリコン膜31A、プラズマ窒化膜32A、酸化シリコン膜33A)に配線溝8Aを形成し、有機塗布膜12で埋め、配線層2jに達するビアホール9Aを形成し、金属膜10Aを形成し、エッチバックして溝配線を形成する。配線溝8A形成時にエッチングの選択比を大きくでき、ビアホール8A形成時に配線溝8Aに好ましくない形状変化を与えない。溝配線側面に誘電率の大きいプラズマ窒化膜が接触しない構造を実現できる。
Claim (excerpt)：
半導体基板上の第1の絶縁膜を選択的に被覆して複数の第1の配線層を形成した後、層間絶縁膜を形成する工程と、前記層間絶縁膜を被覆し所定の前記第1の配線層に目合わせされた第1の開口を有する第1のレジスト膜を形成し、前記第1のレジスト膜をマスクとして前記層間絶縁膜を厚さ方向に途中まで異方性エッチングして第1の配線溝を形成する工程と、前記第1のレジスト膜を剥離後、塗布法により第1の有機膜を形成して前記第1の配線溝を埋める工程と、前記第1の有機膜を被覆し前記第1の配線層に目合わせされた第2の開口を有する第2のレジスト膜を形成し、前記第2のレジスト膜をマスクとして前記第1の有機膜及び層間絶縁膜を順次に異方性エッチングして前記所定の第1の配線層に繋がる第1のビアホールを形成する工程と、前記第2のレジスト膜及び第1の有機膜を除去し、第1の金属膜を堆積して前記第1の配線溝及び第1のビアホールを埋める工程と、前記第1の金属膜を第1の配線溝及び第1のビアホール内に残して前記層間絶縁膜上から除去することにより前記第1のビアホールを介して前記所定の配線層に繋がる上層の配線層として埋め込み金属を形成する工程とを有することを特徴とする半導体装置の製造方法。
IPC (2)：
H01L 21/3205 ,  H01L 21/768
FI (2)：
H01L 21/88 K ,  H01L 21/90 A
Patent cited by the Patent：
Cited by examiner (5)
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