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J-GLOBAL ID：200903014567284197

半導体装置及びその製造方法

Inventor：
松井 法晴

About 松井 法晴

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森 誠一

About 森 誠一

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白田 理一郎

About 白田 理一郎

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竹内 祐司

About 竹内 祐司

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上垣内 岳司

About 上垣内 岳司


Applicant, Patent owner：
株式会社東芝

About 株式会社東芝


Agent (1)： 鈴江 武彦 (外6名)
Gazette classification：公開公報
Application number (International application number)：2001272224
Publication number (International publication number)：2002176114
Application date： Sep. 07, 2001
Publication date： Jun. 21, 2002
Summary：
【要約】【課題】 メモリセルアレイ領域の微細化を図りつつ選択ゲート領域及び周辺回路領域における抵抗遅延を回避し、かつメモリセルアレイ領域と選択ゲート領域と周辺回路領域とのゲート加工を同時に行う。【解決手段】 選択ゲート領域の半導体装置は、半導体基板11と、この半導体基板11の素子領域10を分離する素子分離領域15と、素子領域10に第1の絶縁膜12を介して素子分離領域15と自己整合的に形成された第1の電極層13と、この第1の電極層13及び素子分離領域15上に形成され、第1の電極層13の表面の一部を露出する開口部17を有する第2の絶縁膜16と、この第2の絶縁膜16及び開口部17内に形成された第2の電極層18とを具備し、開口部17を介して第1の電極層13と第2の電極層18とが接続されている。
Claim (excerpt)：
半導体層と、前記半導体層上に形成された第1の絶縁膜と、前記第1の絶縁膜上に形成された第1の電極層と、前記第1の電極層及び前記第1の絶縁膜を貫通して前記半導体層内に至るまで形成され、かつ前記第1の電極層と自己整合的に形成され、素子領域を分離し、素子分離絶縁膜からなる素子分離領域と、前記第1の電極層及び前記素子分離領域上に形成され、前記第1の電極層の表面を露出する開口部を有する第2の絶縁膜と、前記第2の絶縁膜上及び前記第1の電極層の露出された前記表面上に形成され、前記開口部を介して前記第1の電極層と電気的に接続される第2の電極層とを具備することを特徴とする半導体装置。
IPC (5)：
H01L 21/8247 ,  H01L 27/10 481 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792
FI (3)：
H01L 27/10 481 ,  H01L 29/78 371 ,  H01L 27/10 434
F-Term (36)：
5F083EP02 ,  5F083EP05 ,  5F083EP23 ,  5F083EP32 ,  5F083EP33 ,  5F083EP34 ,  5F083EP42 ,  5F083EP55 ,  5F083EP56 ,  5F083EP76 ,  5F083GA02 ,  5F083GA09 ,  5F083JA04 ,  5F083JA35 ,  5F083JA39 ,  5F083JA40 ,  5F083MA05 ,  5F083MA16 ,  5F083NA01 ,  5F083NA06 ,  5F083PR09 ,  5F083PR21 ,  5F083PR39 ,  5F083PR43 ,  5F083PR44 ,  5F083PR53 ,  5F083PR54 ,  5F101BA29 ,  5F101BA36 ,  5F101BB02 ,  5F101BC01 ,  5F101BD34 ,  5F101BD35 ,  5F101BF08 ,  5F101BH02 ,  5F101BH21
Patent cited by the Patent：
Cited by examiner (15)
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