Pat
J-GLOBAL ID：200903015922851029

半導体装置の製造方法及び半導体装置

Inventor：
渡辺 秋好

About 渡辺 秋好


Applicant, Patent owner：
富士通株式会社

About 富士通株式会社


Agent (1)： 高橋 敬四郎
Gazette classification：公開公報
Application number (International application number)：1998106623
Publication number (International publication number)：1999307722
Application date： Apr. 16, 1998
Publication date： Nov. 05, 1999
Summary：
【要約】【課題】 フォトリソグラフィ工程の増加を抑制し、信頼性の高いキャパシタを形成することができる半導体装置の製造方法を提供する。【解決手段】 半導体基板の上に、第1のシリコン膜を堆積する。第1のシリコン膜の上にキャパシタ誘電体膜を形成する。キャパシタ誘電体膜の上に、第2のシリコン膜を堆積する。第2のシリコン膜をパターニングし、半導体基板の絶縁性表面の上方に第2のシリコン膜からなる上部電極を残す。上部電極を覆うように、キャパシタ誘電体膜の上に第1の絶縁膜を堆積する。第1の絶縁膜とキャパシタ誘電体膜との積層構造を異方性エッチングし、上部電極の側壁上に第1の絶縁膜からなるスペーサ絶縁膜を残すとともに、上位部電極とスペーサ絶縁膜との下に、キャパシタ誘電体膜の一部を残す。第1のシリコン膜をパターニングし、上部電極とスペーサ絶縁膜とを内包する領域に、第1のシリコン膜からなる下部電極を残す。
Claim (excerpt)：
表面の一部に絶縁性材料が表出した半導体基板の上に、第1のシリコン膜を堆積する工程と、前記第1のシリコン膜の上にキャパシタ誘電体膜を形成する工程と、前記キャパシタ誘電体膜の上に、第2のシリコン膜を堆積する工程と、前記第2のシリコン膜をパターニングし、前記半導体基板の絶縁性表面の上方に第2のシリコン膜からなる上部電極を残す工程と、前記上部電極を覆うように、前記キャパシタ誘電体膜の上に第1の絶縁膜を堆積する工程と、前記第1の絶縁膜と前記キャパシタ誘電体膜との積層構造を異方性エッチングし、前記上部電極の側面上に前記第1の絶縁膜からなるスペーサ絶縁膜を残すとともに、該上部電極とスペーサ絶縁膜との下に、前記キャパシタ誘電体膜の一部を残す工程と、前記第1のシリコン膜をパターニングし、前記上部電極とスペーサ絶縁膜とを内包する領域に、該第1のシリコン膜からなる下部電極を残す工程とを有する半導体装置の製造方法。
IPC (2)：
H01L 27/04 ,  H01L 21/822
Patent cited by the Patent：
Cited by examiner (4)
Show all

Return to Previous Page

TOP

BOTTOM