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J-GLOBAL ID：200903020020551832

III-V族半導体ゲート構造およびその製造方法

Inventor：
ジェイシン・チョー

About ジェイシン・チョー


Applicant, Patent owner：
モトローラ・インコーポレイテッド

About モトローラ・インコーポレイテッド


Agent (1)： 本城 雅則 (外1名)
Gazette classification：公開公報
Application number (International application number)：1995152747
Publication number (International publication number)：1995335674
Application date： May. 29, 1995
Publication date： Dec. 22, 1995
Summary：
【要約】 (修正有)【目的】 小さな外形寸法を有するIII-V族半導体ゲート構造およびその製造方法を提供する。【構成】 III-V族半導体物質上に窒化シリコン層12を形成し、この窒化シリコン層上にアルミニウムから成る誘電体層13を形成する。このアルミニウムから成る誘電体層上に、シリコンおよび酸素から成る別の誘電体層14を形成する。アルミニウムから成る誘電体層は、高出力反応性イオン・エッチングによるシリコンおよび酸素から成る誘電体層のエッチングのためのエッチ・ストップ層として作用する。次に、窒化シリコン層を実質的にエッチングしない湿性エッチング剤を用いて、アルミニウムから成る誘電体層をエッチングする。窒化シリコン層と、シリコンおよび酸素から成る誘電体層との間にアルミニウムから成る誘電体層を形成することによって、高出力反応性イオン・エッチングに晒すことによる半導体物質表面への損傷を防ぐ。
Claim (excerpt)：
半導体素子のゲート構造を形成する方法であって:チャネル領域(16)、ソース領域(21)、およびドレイン領域が(22)が形成され、前記チャネル領域上に第1窒化シリコン層(12)を有する半導体物質(10)を用意する段階;前記第1窒化シリコン層(12)上にアルミニウムを含む第1誘電体層(31)を形成する段階;前記第1誘電体層(31)上に、シリコンおよび酸素を含む第2誘電体層(32)を形成する段階;前記第2誘電体層(32)と前記第1誘電体層(31)の一部を除去して、前記チャネル領域(16)の一部に開口(35)を形成すると共に、前記第1窒化シリコン層(12)の露出部分を形成し、前記第2誘電体層(32)および前記第1誘電体層(31)の開口(35)が側壁を有するように形成する段階;前記第1窒化シリコン層(12)の前記露出部分を除去して、前記半導体物質(10)への開口(37)を形成する段階;および前記半導体物質(10)への開口(37)内の半導体物質(10)上、および前記第2誘電体層(32)の一部に達するゲート層(38,39)を形成する段階;から成ることを特徴とする方法。
IPC (4)：
H01L 21/338 ,  H01L 29/812 ,  H01L 21/3065 ,  H01L 21/306
FI (3)：
H01L 29/80 F ,  H01L 21/302 E ,  H01L 21/306 E
Patent cited by the Patent：
Cited by examiner (6)
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