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J-GLOBAL ID：200903026927030645

成膜方法

Inventor：
村上 誠志

About 村上 誠志

, 
森嶋 雅人

About 森嶋 雅人

, 
成嶋 健索

About 成嶋 健索


Applicant, Patent owner：
東京エレクトロン株式会社

About 東京エレクトロン株式会社


Agent (1)： 高山 宏志
Gazette classification：公開公報
Application number (International application number)：2003291667
Publication number (International publication number)：2004158828
Application date： Aug. 11, 2003
Publication date： Jun. 03, 2004
Summary：
【課題】成膜温度を上昇させることなく従来よりもコンタクト抵抗の低いチタンシリサイド膜を形成することができる成膜方法を提供すること。【解決手段】Siウエハ1上にチタンシリサイド膜4を成膜するにあたり、Siウエハ1を高周波を用いたプラズマにより処理する工程と、プラズマによる処理が施されたSi含有部分上にTi含有原料ガスを供給し、プラズマを生成してTi膜を成膜し、その際のTi膜とSi含有部分のSiとの反応によりチタンシリサイド膜4を形成する工程とを具備し、Siウエハ1のプラズマによる処理は、Siウエハ1に絶対値が200V以上のDCバイアス電圧(Vdc)を印加しつつ行う。【選択図】図1
Claim (excerpt)：
被処理体のSi含有部分上に金属シリサイド膜を成膜する成膜方法であって、 前記Si含有部分を高周波を用いたプラズマにより処理する工程と、 前記プラズマによる処理が施されたSi含有部分上に成膜しようとする金属シリサイド中の金属を含有する金属含有原料ガスを供給し、プラズマを生成して当該金属からなる金属膜を成膜し、その際の金属膜とSi含有部分のSiとの反応により金属シリサイド膜を形成する工程と を具備し、 前記Si含有部分のプラズマによる処理は、被処理体に絶対値が200V以上のDCバイアス電圧(Vdc)を印加しつつ行うことを特徴とする成膜方法。
IPC (4)：
H01L21/285 ,  C23C16/42 ,  C23C16/507 ,  H01L21/28
FI (4)：
H01L21/285 C ,  C23C16/42 ,  C23C16/507 ,  H01L21/28 301S
F-Term (36)：
4K030BA01 ,  4K030BA05 ,  4K030BA10 ,  4K030BA12 ,  4K030BA14 ,  4K030BA17 ,  4K030BA18 ,  4K030BA22 ,  4K030BA48 ,  4K030CA04 ,  4K030CA12 ,  4K030FA04 ,  4K030JA17 ,  4K030JA18 ,  4K030KA20 ,  4K030LA15 ,  4M104AA01 ,  4M104BB01 ,  4M104BB20 ,  4M104BB21 ,  4M104BB22 ,  4M104BB24 ,  4M104BB25 ,  4M104BB26 ,  4M104BB27 ,  4M104CC01 ,  4M104DD21 ,  4M104DD23 ,  4M104DD43 ,  4M104DD44 ,  4M104DD46 ,  4M104DD78 ,  4M104DD84 ,  4M104DD86 ,  4M104FF14 ,  4M104HH16
Patent cited by the Patent：
Cited by applicant (2)
  • 半導体装置の製造方法
    Gazette classification：公開公報   Application number：特願平3-229907   Applicant：富士通株式会社
  • 特開平4-336426号公報(図2およびその説明部分)。
Cited by examiner (4)
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