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J-GLOBAL ID：200903028729720469

半導体装置の製造方法

Inventor：
稲葉 聡

About 稲葉 聡

, 
村越 篤

About 村越 篤

, 
田中 みわ

About 田中 みわ

, 
樋浦 洋平

About 樋浦 洋平


Applicant, Patent owner：
株式会社東芝

About 株式会社東芝


Agent (1)： 外川 英明
Gazette classification：公開公報
Application number (International application number)：1996128058
Publication number (International publication number)：1997312395
Application date： May. 23, 1996
Publication date： Dec. 02, 1997
Summary：
【要約】【課題】エクステンション領域及びゲートサイドウォールを有するMISFET型半導体装置の製造方法において、エクステンション領域の抵抗を低減し、また、ゲート電極の形状劣化を防止して、電流駆動力が大きく高性能な半導体装置の製造方法を提供すること。【解決手段】半導体基板1上にゲート電極5を形成した後、半導体基板1表面上及びゲート電極1上に薄いシリコン窒化膜7を形成する。その後、熱工程としてRTAを行い、シリコン窒化膜7中の水素をあらかじめ脱離させ、それを介してエクステンション領域にイオン注入する。また、ゲート電極5には、ポリシリコン4とタングステン16の積層により形成されているものを用いてもよい。
Claim (excerpt)：
半導体基板上にゲート絶縁膜及びゲート電極を形成する工程と、前記半導体基板上及び前記ゲート電極表面上に、第1不純物拡散防止膜を形成する工程と、前記第1不純物拡散防止膜の形成後、前記ゲート電極をマスクにして前記半導体基板内に不純物を導入し、前記半導体基板のソース及びドレイン形成領域にエクステンション部を形成する工程と、前記ゲート電極側面の前記第1不純物拡散防止膜の表面上にゲートサイドウォールを形成する工程と、前記ゲート電極及び前記ゲートサイドウォールをマスクにして前記半導体基板内に不純物を導入し、ソース及びドレイン領域を形成する工程とを具備したことを特徴とする半導体装置の製造方法。
IPC (7)：
H01L 29/78 ,  H01L 21/336 ,  H01L 21/265 ,  H01L 21/283 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 29/43
FI (8)：
H01L 29/78 301 P ,  H01L 21/283 C ,  H01L 21/265 H ,  H01L 21/265 A ,  H01L 21/265 L ,  H01L 27/08 321 D ,  H01L 29/62 G ,  H01L 29/78 301 L
Patent cited by the Patent：
Cited by examiner (15)
  • 特開平1-110737
  • 特開昭63-076377
  • 特開平4-245442
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